本文详细介绍Vivado工具中Tcl脚本的使用，查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。

在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。

Phantom Intelligence 的 Flash LiDAR 通过其解决范围、可靠性和成本挑战的解决方案，解决了其他传感器无法解决的挑战。包含可编程逻辑和 Arm® 处理器的 Xilinx® Zynq®-7000 SoC 有助于在 Phantom Intelligence LiDAR 中支持复杂的处理，这是系统范围内边缘处理的关键要素

在赛灵思推出的 Zynq UltraScale+ MPSoC白皮书中，详细解读了基于 InFO 封装的全新 Zynq UltraScale+ MPSoC 如何实现紧凑型工业摄像头，并全面展现了其所具备的优秀的性能、功耗比等优势。

百度大脑EdgeBoard AI计算盒/计算卡系百度与米尔联合推出的一款高性能,高可靠性的AI计算盒/计算卡。该产品基于Xilinx Zynq UltraScale+ MPSoC 系列 FPGA可伸缩计算架构，可支持二次开发，支持高精度模型/多模型部署

作为自适应计算的领导者，赛灵思技术日活动将于4月22日来到深圳。届时，赛灵思技术专家将到场分享 FPGA/SoC 领域的创新可能。同时，丰富的干货课程有助于 AI 与软件领域从业者迅速掌握赛灵思全新的 Vitis/Vitis AI 统一软件平台。

本次大会，赛灵思将以“驶向未来，自适应计算赋能智能驾驶”为主题，通过3场主题演讲、10场案例演示及2场现场直播，为观众展示赛灵思及其生态合作伙伴们面向智能驾驶场景而研发的前沿产品、技术和解决方案。

本文描述了使用 Vivado® 设计套件生成加密位流和加密密钥的分步过程。

数字化经济和数字化转型离不开数据中心，数据中心的建设未来该如何进行？如何满足不同企业对于数据中心的需求？在这一背景下，赛灵思召开了数据中心春季媒体沟通会，介绍了赛灵思在数据中心领域的相关创新和现状。

前段时间看到Xilinx发布了新的差异化ZYNQ Ultrascale+ MPSoC ZU1和Artix Ultrascale+FPGA，熊猫君趁着国家假日有点时间，随便瞎聊一下。本次发布的新产品均采用16nm的工艺，可选封装有0.5mm焊盘间距紧凑型的InFo，最小封装尺寸只有15mm*9.5mm，这种封装类型可以缩短信号互联，有利于提高信号完整性

AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信。信息传输的发起者使用Valid 信号指示数据何时有效，接收端产生 Ready 信号来表明已经准备好接收数据，当两者均为高时，启动传输。

Xilinx 基于 CNN 网络的 ICMS 演示

PYNQ 是 Xilinx 推出的一个开源项目，目的是使用 Python 开发 Xilinx 平台更加容易。使用 Python 语言和库，设计人员可以利用 Xilinx SOC 器件如 ZYNQ 的可编程逻辑 PL 和微处理器 PS 的优势来构建功能更强大的电子系统。

本文介绍了一种基于VPX架构的高速宽带数据通信平台，平台的核心是机载和地面收发信机，收发信机内各功能板卡的主要控制器是FPGA。发射端对信息序列进行打包、信道编码、交织和调制；接收端对信号进行解调、解交织、解码、同步等操作。还原后的信息上传至上位机进行分析。

本文描述了使用 Vivado工具为 7 系列 FPGA 生成和编程加密位流和加密密钥的过程。

本视频将介绍赛灵思在ADAS和自动驾驶应用领域提供的独特技术优势。

以太网 IP 核的 1588 功能是用来实现，在 IP 内部为TX侧发送包打上发送出去这个时间节点的时间戳，以及获得 RX 侧收回来的包在 IP 接口处的时间戳。然而10G/25G 的 IP 例子工程没有提供演示，本文主要介绍了如何使用这个 IP 的 1588功能。

本讲使用两个 DDS 产生待滤波的信号和matlab产生带滤波信号，结合 FIR 滤波器搭建一个信号产生及滤波的系统，并编写 testbench 进行仿真分析，第五讲、第六讲开始编写 verilog 代码设计FIR滤波器，不再调用IP核。

我们在进行HLS编译的时候会设置顶层文件，顶层文件中包括形参、返回值等等。这些映射到硬件电路中会产生信号，这些信号具体又遵循什么样的接口描述我们需要设置，这不仅可以帮助我们设置更优的约束条件使得编译出来的硬件电路更加完美，更重要的是可以让我们精确了解端口所遵循的时序

本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。