低成本快速升级，为工程师们“擦亮眼”
具有“工程师的眼睛”美称的示波器，是如今数字时代设计、制造、维修电子设备时不可或缺的工具。它能帮助工程师查看时域和射频域中的各种模拟信号和数字信号、观察高速数字总线的信号完整性或检查电源的电压和电流
【下载】Versal ACAP 硬件、IP 和平台开发方法指南
赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。
【Zynq-7000 SoC 设计咨询】：BootROM NAND 驱动中发生缓冲器上溢
从 NAND 闪存启动 Zynq-7000 SoC 器件时，BootROM 中的 NAND 驱动在 NAND 参数页面 (Parameter Page) 中执行读取时不会对输入进行验证。如果从参数页面读入的备用字节包含恶意的非法值，则会导致缓冲器上溢，从而可能导致执行任意代码。
DDS原理及FPGA实现
一个按一定速度沿x轴行进，同时半径按一定频率在圆周上滑动的圆，最后留下的痕迹就是一个正余弦波。DDS全称直接数字频率合成（Direct Digital Synthesis）,简单来讲，分以下几步：
【下载】采用InFO封装的新型UltraScale+器件支持紧凑型工业相机
Xilinx公司采用InFO封装的新型Zynq UltraScale+ MPSoC实现了全方位的工业性能--所有这些器件都采用了具有高计算密度的紧凑外形。
TVM学习（八）pass总结
Pass是TVM中基于relay IR进行的优化，目的是去除冗余算子，进行硬件友好的算子转换，最终能够提高硬件运行效率。由tensorflow等深度学习框架生成的图机构中，含有很多可以优化的算子，比如expand_dim，len等，其实在编译阶段完全可以优化掉，从而能够减少硬件的计算，以及避免出现硬件不支持的算子。
【视频】 Vivado 2020.2 中的新增功能介绍
本视频着重介绍了 Vivado Design Suite 2020.2 版中的新增功能，包括操作系统和器件支持、高级别增强功能以及加速设计集成、实现与验证相关的各项改进措施。
Xilinx FPGA AXI4总线介绍（一）
AMBA® AXI4（高级可扩展接口 4）是 ARM® 推出的第四代 AMBA 接口规范，AMBA（Advanced Microcontroller Bus Architecture）是片上总线标准，包含AHB（Advanced High-performance Bus）、ASB（Advanced System Bus）和 APB（Advanced Peripheral Bus）。
赛灵思 App Store, 助力万物加速！
赛灵思应用商店 (Xilinx App Store) 是赛灵思首次面向广大用户所提供的数字化自适应加速应用发布平台，其加速应用来自赛灵思、第三方合作伙伴和优质独立软件开发商。目前，Xilinx 应用商店支持多种领域的加速计算，包括视频及图像处理、数据分析、高性能计算、机器学习及网络安全等
Vivado DDS IP配置与仿真（1）正弦、余弦信号发生器
本次使用Vivado调用DDS的IP进行仿真，并尝试多种配置方式的区别，设计单通道信号发生器（固定频率）、Verilog查表法实现DDS、AM调制解调、DSB调制解调、可编程控制的信号发生器（调频调相）。
开启无限可能的世界：Vitis HLS 前端现已全面开源
赛灵思一直致力于支持开源计划的不断飞跃，为帮助开发人员和研发社区充分发挥自适应计算的优势，我们再次做出了令人振奋的举措: 在 GitHub 上开放提供 Vitis HLS（高层次综合）前端。Vitis HLS 工具能够将 C++ 和 OpenCL™ 功能部署到器件的逻辑结构和 RAM/DSP 块上。
你好，新一代SmartNIC ！
随着技术的发展与革新，服务器、SmartNIC与DPU之间的界限越来越模糊，但实际上，定义与用例之间几乎没有多大关系。今天，我们针对Xilinx日前推出的新一代Alveo SmartNIC产品组合，从中窥探SmartNIC的未来发展趋势：可组合性。
【视频】赛灵思 UltraScale+ 成本优化的产品组合
了解全新的 16nm Artix® UltraScale+™ FPGA 系列和 Zynq® UltraScale+ MPSoC ZU1 器件，以超紧凑的封装提供，可为成本敏感型的边缘和网络应用提供无与伦比的计算密度。
【下载】UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）（中文版） (v2020.2)
本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。
Xilinx 以成本优化型 UltraScale+ 产品组合拓展新应用，实现超紧凑、高性能边缘计算 
赛灵思今日宣布面向市场扩展其 UltraScale+ 产品组合，以支持需要超紧凑及智能边缘解决方案的新型应用。新款 Artix® 和 Zynq® UltraScale+ 器件的外形尺寸较传统芯片封装缩小了70%，能够满足工业、视觉、医疗、广播、消费、汽车和互联市场等更广泛的应用领域。
【用户指南】探索 Versal ACAP 设计方法论
身处智能时代，科技发展日新月异，伴随数据中心、有线网络、5G 无线和汽车等愈加丰富的场景，相应的技术与功能也正经历飞速迭代，因此，单一计算架构已难以应对海量数据处理需求，赛灵思 Versal ACAP多核异构计算平台致力于帮助所有开发者保持即时的灵活应变能力。
