FreeRTOS在 void vTaskStartScheduler( void )里调用 configSETUP_TICK_INTERRUPT()， 也就是void FreeRTOS_SetupTickInterrupt( void )。void FreeRTOS_SetupTickInterrupt( void )在文件portZynqUltrascale.c里实现
该设计示例演示了如何使用二进制神经网络 (BNN) 加速软件实现的神经网络及可编程逻辑。该演示显示，与纯 CPU 相比，基于 Zynq® UltraScale+™ MPSoC 的电路板可将图像分类速度提高 6000 (Ultra96) 到 8000 倍 (ZCU102)。用户可通过图形用户界面查看指标、图像和分类结果。
之前群里有一些关于在Vivado中IP综合时出现各种问题，大部分通过reset_project这个TCL命令解决，今天就简单分析一下reset_project这个命令的作用。
IBERT（集成误码率测试仪）是xilinx为7系列FPGA GTX收发器设计的，用于评估和监控GTX收发器。IBERT包括在FPGA逻辑中实现的模式生成器和检查器，以及对端口的访问和GTX收发器的动态重新配置端口属性，还包括通信逻辑，以允许设计在运行时通过JTAG进行访问。IBERT工具用于对Xilinx FPGA芯片的高速串行收发器进行板级硬件测试。
本章介绍system monitors的使用，用于监测芯片的电压、温度值等，也可以通过PL端的ADC引脚作为外部信号的采集。
Zynq UltraScale+ RFSoC 系列为 5G 无线及 RF 类模拟应用带来了颠覆性集成和架构突破性能，其可直接支持整个 5G 的 6GHz 以下频段。这个创新系列现已投入量产。展示了 Zynq UltraScale+ RFSoC 器件不仅可提升灵活性，而且还可简化 5G 系统及软件定义无线电应用。
通常 Kernel 一加载起来，大家能在/dev目录下可以看到一大堆的设备。这些设备都是 Kernel 加载初始化过程中，由内核和驱动创建出来的。那么哪个设备才是我真正要用的设备。下面就几个常用的外设来和大家一起梳理一下。
上周，我们分享了赛灵思汽车业务高级总监 Willard Tu 对 2021 年汽车行业发展前景的预测。今天，我们将目光投向另外几大领域——数据中心、AI 与软件、医疗及工业物联网市场，共同展望在今年及此后时间里，这些行业将迎来哪些重要技术与趋势。
2021 年世界移动通信大会上海展将于 2 月 23 日至 25 日举行。赛灵思公司作为自适应和智能计算的全球领先企业，将携最前沿的观点、技术、核心产品、解决方案与全球最佳实践“盛装亮相”MWC上海，与参会嘉宾共同探讨 5G 的创新应用，以及如何通过打造灵活应变的 5G 架构，加速 5G 发展。
在通信中，通用串行总线通信接口是以下三种：
1、UART：rx(数据接收线)，tx(数据发送线)；
2、SPI：cs_n(片选信号)，sck（串行时钟线），sdi（数据输入线），sdo（数据输出线）；
3、IIC：sda(数据线)，scl（时钟线）；
在实际工作中，会遇到产品升级问题，如果按照程序烧录的方式，可能需要打开产品的外壳，这无疑。本章介绍一种通过网络远程更新FLASH程序的方法，包含UDP和TCP两种方法。
本文提供有关 Versal™ ACAP 集成块 for PCI Express® 内核的详细信息，IP 性能和资源利用率数据。
开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。
打开Petalinux的DeviceTree文件 (比如dtsi文件)，经常看到这样的描述，初学者往往困惑，里面这些信息到底说的是什么呢？比如这个 "interrupt-cells = <2>", 里面这个2 或者设定为 1,4,8 到底是什么意思呢？
都知道FPGA的启动方式有很多种，比如JTAG、SPI，BPI，SeletMAP，Serial等等吧，又分为主从即Master和Slave（时钟由FPGA的管脚发出，专用的CCLK信号为主，否则为从，有的配置有辅助时钟EMCCLK，它由外部的晶振提供，从FPGA的EMCCLK输入，经过专用的逻辑，再从CCLK管脚输出给想用的器件，），那么问题来了，配置失败怎么办呢？？？？？？？？？？？？？？
设备树是 Petalinux kernel 的关键组件，接下来以 2020.1 版本为例，为大家介绍一下在Xilinx Petalinux 工程中的设备树是如何产生，配置以及修改的。
