这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA IO可直接支持MIPI 电平输入，其他的，都需要转换成LVDS来接收。
实现三模（10/100/1000 Mb/s）以太网MAC或10/100 Mb/s以太网MAC。该核心支持使用MII、GMII、SGMII、RGMII和1000BASE-X接口将MAC连接到PHY芯片。它还为SGMII和1000BASE-X模式提供片上PHY。
SmartLynq+ 模块的构建旨在满足高速调试和跟踪需求，主要面向使用 Versal™ 平台的开发者。与以前的赛灵思调试产品相比，SmartLynq + 模块通过 HSDP 可将 Linux下载时间最多提高28倍，并将数据捕获速度提高100倍。
在本期分享会中，赛灵思将联合拥有十多年专业音视频产品及解决方案研发经验的厦门 RGBlink 视诚科技公司，针对赛灵思视频解决方案的组合、特性及市场价值等话题进行分享和探讨
本文描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。
“IIC 协议与编程序列” 一文，我们为内部集成电路 (IIC) 协议的初学者们提供了有关该协议基础知识和编程序列的详细解释。在本篇博文中，我们将探讨有关 AXI IIC 和 PS IIC 的自调试技巧。
装备业界首个自适应计算加速平台（ACAP）的赛灵思 Versal AI Core 系列 VCK190评估套件 和 Versal Prime 系列 VMK180 Prime 评估套件，现已上市！VCK190 是赛灵思首款 Versal™ AI Core 系列评估套件，可帮助设计者使用 AI 和 DSP 引擎开发解决方案，与当前服务器级 CPU 相比，该解决方案可将计算性能提升 100 多倍！
所谓增量实现，更严格地讲是增量布局和增量布线。它是在设计改动较小的情形下参考原始设计的布局、布线结果，将其中未改动的模块、引脚和网线等直接复用，而对发生改变的部分重新布局、布线。这样做的好处是显而易见的，即节省运行时间，能提高再次布局、布线结果的可预测性，并有助于时序收敛。
用了几章的篇幅写了一些粗读TVM代码的收获，虽然读了一点皮毛，但是还是掌握了TVM的基本架构和代码组成，算是给以后的精读打下了一点基础吧。从这章开始再从头捋一遍TVM代码，顺序是frontend-build-optimize-lower-target
在前面的实验中，大家或多或少会发现有打印信息的情况，主要是调用”xil_printf”或”printf”，但是通过什么打印信息呢？我们还记得打印信息之前设置了串口，是的，确实是串口，但这些函数是如何调用串口呢？其实我们可以在”xil_printf”函数定义中看到，注意outbyte函数就是调用UART打印的
SiC（碳化硅）具有减轻重量和驱动 EV 马达的功能，因此在电动汽车 (EV) 马达的发展中对碳化硅的需求越来越大。安森美的通用控制器板 (UCB) 解决方案包含灵活应变的 Zynq®-7000 SoC，可确保决定性的快速控制环路能够充分利用 SiC 的高开关频率。在自适应 Zynq-7000 SoC 的专用可编程逻辑中，可实现对高速马达的精确控制，展现高性能和高效率。
启动人工智能应用从来没有像现在这样容易！受益于像Xilinx Zynq UltraScale+ MPSoC 这样的FPGA，AI现在也可以离线使用或在边缘部署、使用。瑞苏盈科核心板模块结合Vitis AI开发工具给用户提供了便利工具，可用于开发和部署用于实时推理的机器学习应用
