本视频演示了嵌入式软件 2020.2 版本周期的新增功能。内容包括嵌入式软件堆栈和工具中的更新和变更。

在通信中，通用串行总线通信接口是以下三种：
1、UART：rx(数据接收线)，tx(数据发送线)；
2、SPI：cs_n(片选信号)，sck（串行时钟线），sdi（数据输入线），sdo（数据输出线）；
3、IIC：sda(数据线)，scl（时钟线）；

在实际工作中，会遇到产品升级问题，如果按照程序烧录的方式，可能需要打开产品的外壳，这无疑。本章介绍一种通过网络远程更新FLASH程序的方法，包含UDP和TCP两种方法。

本文提供有关 Versal™ ACAP 集成块 for PCI Express® 内核的详细信息，IP 性能和资源利用率数据。

开发板有两路千兆以太网，通过RGMII接口连接，本实验演示如何使用Vitis自带的LWIP模板进行PS端千兆以太网TCP通信。

本视频介绍了赛灵思如何使用FPGA编程更容易被软件开发者和AI科学家使用。

打开Petalinux的DeviceTree文件 (比如dtsi文件)，经常看到这样的描述，初学者往往困惑，里面这些信息到底说的是什么呢？比如这个 "interrupt-cells = <2>", 里面这个2 或者设定为 1,4,8 到底是什么意思呢？

都知道FPGA的启动方式有很多种，比如JTAG、SPI，BPI，SeletMAP，Serial等等吧，又分为主从即Master和Slave（时钟由FPGA的管脚发出，专用的CCLK信号为主，否则为从，有的配置有辅助时钟EMCCLK，它由外部的晶振提供，从FPGA的EMCCLK输入，经过专用的逻辑，再从CCLK管脚输出给想用的器件，），那么问题来了，配置失败怎么办呢？？？？？？？？？？？？？？

设备树是 Petalinux kernel 的关键组件，接下来以 2020.1 版本为例，为大家介绍一下在Xilinx Petalinux 工程中的设备树是如何产生，配置以及修改的。

实际性能大比拼：自适应计算平台 vs. CPU/GPU

本章介绍使用FatFs文件系统模块读取SD卡的BMP图片，并通过DP显示。

实现三模（10/100/1000 Mb/s）以太网MAC或10/100 Mb/s以太网MAC。该核心支持使用MII、GMII、SGMII、RGMII和1000BASE-X接口将MAC连接到PHY芯片。它还为SGMII和1000BASE-X模式提供片上PHY。

这次分享一个在Xilinx FPGA实现MIPI DPHY接口的案例（包括CIS协议层）。截止目前为止，Xilinx仅在Ultrascale+及其以上版本的FPGA IO可直接支持MIPI 电平输入，其他的，都需要转换成LVDS来接收。

本视频将介绍Vitis AI 设计流程原理及Vitis AI1.3版的新功能。

本章介绍PS端DisplayPort的使用。Vivado工程仍然基于“ps_hello”

在不平凡的2020年，智能化引领汽车产业带来崭新变革，站在2021年的新起点上，基于对自动驾驶汽车技术的不断深入探索，赛灵思将在汽车领域开拓一片新天地，而汽车产业也将继续拥抱新技术与新方法，为实现自动驾驶奠定基石！汽车产业在 2021 年将面临哪些新挑战，迎接哪些新变化？2021年 3月3日 至 3月5日，“Xilinx Adapt China: 汽车电子” 将为你完整解读。

SmartLynq+ 模块的构建旨在满足高速调试和跟踪需求，主要面向使用 Versal™ 平台的开发者。与以前的赛灵思调试产品相比，SmartLynq + 模块通过 HSDP 可将 Linux下载时间最多提高28倍，并将数据捕获速度提高100倍。

在本期分享会中，赛灵思将联合拥有十多年专业音视频产品及解决方案研发经验的厦门 RGBlink 视诚科技公司，针对赛灵思视频解决方案的组合、特性及市场价值等话题进行分享和探讨

本视频将通过示例应用介绍如何借助Vitis和Vitis AI加速实时AI推断。

本文描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。