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【视频】基于所关注的区域 (ROI) 的编码演示:系统与硬件架构

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。 在详细了解硬件架构之前,先大概了解一下系统架构。 最后将介绍用于启动参考设计的资源。

Vitis初探—1.将设计从SDSoC/Vivado HLS迁移到Vitis上

本文介绍如何一步一步将设计从SDSoC/Vivado HLS迁移到Vitis平台。

【答疑】2019.2:使用-max_strategies 选项运行 report_qor_suggestions 命令时时出错

在路由设计上使用-max_strategies 选项运行 report_qor_suggestions Tcl 命令时,会发生以下错误:

揭开 5G 技术的“隐秘而伟大”

2020 年 12 月 8 日 – 9 日,由赛灵思举办的“Xilinx Adapt China:5G”虚拟研讨会上,业界专家从多种角度深度挖掘 5G 技术特点;详述 5G 部署的复杂性;同时对于 5G 的下一阶段构建和实现,提供最佳解决之道。

【工程师分享】通过MIO接入外设中断

Zynq-7000和MPSoC有很多MIO管脚。如果外设有中断,也可以通过MIO驱动。

【Vivado那些事】Vivado下怎么查看各子模块的资源占用?

完成Implementation后,在Vivado IDE左侧的Flow Navigator点击Open Implemented Design,然后点击report_utilization。

【视频】基于所关注的区域 (ROI) 的编码演示:软件架构

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。 首先,我们将讨论 Xilinx 视频和连接 IP 支持堆栈, 接着,视频将描述 VCU ROI 应用程序的软件堆栈,并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。 最后将介绍用于启动参考设计的资源。

URAM和BRAM有什么区别

无论是7系列FPGA、UltraScale还是UltraScale Plus系列FPGA,都包含Block RAM(BRAM),但只有UltraScale Plus芯片有UltraRAM也就是我们所说的URAM。BRAM和URAM都是重要的片上存储资源,但两者还是有些显著的区别。

【工程师分享】在PetaLinux里为模块创建补丁

PetaLinux(Yocto)里包含很多软件模块。大部分模块可以直接使用。如果有特殊需求,需要修改某些模块时,可以按下列办法先修改,测试成功后,再创建补丁,集成到PetaLinux(Yocto)工程里。比如客户需要修改xorg.conf,可以采用下列方式完成。

【视频】最大化广播带宽:基于感兴趣区域(ROI)的编码

了解如何使用 Zynq UltraScale + MPSoC 视频编解码器单元 (VCU) 中实现的基于感兴趣区域(ROI)的编码来最大化广播带宽。 我们将从广播带宽问题的简短讨论开始, 然后展示使用 Xilinx 视频编解码器单元,将基于区域的编码作为解决方案。

Xilinx 7系列FPGA简介--选型参考

Xilinx-7系列FPGA主要包括:Spartan®-7、Artix®-7、Kintex®-7、Virtex®-7。其性能、密度、价格也随着系列的不同而提升。和前几代FPGA产品不同的是,7系列FPGA采用的是统一的28nm设计架构,客户在不同子系列的使用方式上是统一的,消除了不同子系列切换使用带来的不便。当然Kintex®-7、Virtex®-7两个系列后续还有20nm和16nm设计架构。

Xilinx源语-------FDRE

FDRE代表一个单D型触发器,含的有五个信号分别为: 数据(data,D)、时钟使能(Clock enable,CE)、时钟(Clock)、同步复位(synchronous reset,R)、数据输出(dataout,Q)。当输入的同步复位信号为高时,否决(override)所有输入,并在时钟的上升沿将输出Q为低信号。

【工程师分享】避免Xil_Assert系列宏导致的死循环

在调试模式下,Xil_Assert系列宏会调用Xil_Assert来检查参数是否正常。如果不正常,缺省情况下,没有打印,会进入死循环。通过调用void Xil_AssertSetCallback(Xil_AssertCallback Routine), 设置回调函数, 可以自己处理失败情况,比如增加打印。

【视频】如何用 Vitis 库加速基于 Alveo U50 的设计应用

本视频为大家详细介绍了 Vitis 加速库,讲解库的构成和分类,以及如何在 Vitis 开发环境及 Xilinx 硬件平台上分层应用最适合的 Vitis 加速库。我们还会以 Alveo U50 加速卡为例,选取 Vitis 加速库中的一个压缩算法 Zlib 为例,详细介绍算法的构成、性能,并实例展示如何在 U50 板卡上实现 Vitis Zlib 算法库。

Vivado中xilinx_courdic IP核(求exp指数函数)使用

由于Verilog/Vhdl没有计算exp指数函数的库函数,所以在开发过程中可利用cordic IP核做exp函数即e^x值;但前提要保证输入范围在(-pi/4—pi/4)。在cordic核中e^x = sinh + cosh所以在配置cordic时点选sinh and cosh即可 如下图

重要消息请查收-赛灵思全球自适应计算挑战赛拍了拍你

亲爱的开发者朋友,首先感谢您对首届赛灵思全球自适应计算挑战赛的信任与支持!为了帮助大家顺利完成提交,我们在这里再次为大家明确相关要求和提交指引。

AXI DMA测试-AXI总线最后一章

增加一个AXIDMA章节,这部分内容是很多例程的基础,难度不大但是也不小,需要彻底理解整个运行机制。

【工程师分享】VCU TRD 2019.1 执行devemem报告错误“devmem: mmap: Operation not permitted”

在VCU TRD 2019.1的Linux里,使用devemem读写内存,得到错误“devmem: mmap: Operation not permitted”。

基于第五代 PCIe 的 SmartNIC 如何改变方案加速规则

过去三十年间,基于服务器的计算历经多次飞跃式发展。上世纪 90 年代,业界从单插槽独立服务器发展到服务器集群。紧接着在千禧年,产业首次看到双插槽服务器,再后来,多核处理器也问世了。进入下一个十年,GPU 的用途远远超出了处理图形的范畴,我们见证了基于 FPGA 的加速器卡的兴起。

凡尔赛文学,求求你放过自动驾驶吧!

自动驾驶技术是汽车产业与高性能计算芯片、人工智能、物联网等新一代信息技术深度结合的产物,也是未来汽车行业发展的“大势所趋”。成立于 2018 年的宏景智驾便是这个赛道的探险者之一,其软硬一体自动驾驶计算平台是目前中国市场上少有支持高阶自动驾驶的通用型平台解决方案。