在读取 IBERT 的自适应环路代码时，出现了与 DMONITOROUT 的期望值不同的值。对于 UltraScale+ GTH 收发器而言，签名了一些 RX 均衡自适应环路。用户指南的数字监控器 (DMON) 部分向用户展示了如何读取自适应环路的当前状态。
Deep-AI 的软件解决方案在 Xilinx Alveo PCIe 卡上运行，从而消除了对 GPU 的需求，并且与 GPU 相比，其性能功耗比或性价比提高了 10 倍。
区别于传统的一根信号线一根地线的做法，差分传输在两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号。信号接收端通过比较这两个电压的差值来判断发送端发送的逻辑状态。在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。
AXI4-Stream跟AXI4的区别在于AXI4-Stream没有ADDR接口，这样就不涉及读写数据的概念了，只有简单的发送与接收说法，减少了延时，允许无限制的数据突发传输规模。AXI4-Stream的核心思想在于流式处理数据。
OneSpin 工具可验证综合和实现过程（即 RTL 和综合网表）中任意两个步骤之间的功能等效性。本答复记录涵盖有关 OneSpin 支持版本的详细信息，以及设置 OneSpin 以测试 Vivado 综合生成的网表的基本流程。
要查找有效 Xilinx 部件号的出口控制分类号 (ECCN)，请使用以下工具：
https://xapps9.xilinx.com/ebsextn/gtc
有关有效 Xilinx 部件编号，请参阅以下产品数据表：
本视频将为医疗设备架构师和设计人员介绍用于工业自动化及其它高可靠性市场的功能安全性和网络安全性方法，以及 Xilinx 技术用于医疗设备设计流程基于风险管理的环节的原理，其可在加速上市进程的同时，创建更稳健的设计。
Zynq UltraScale+ MPSoC TRM 包含一个详细介绍 PS 及 PL SYSMON 时钟的部分。本答复记录详细描述了 PS 和 PL SYSMON 的时钟基础架构。
随着赛灵思公司推出28nm Zynq-7000 All Programmable SoC以后，FPGA在工业应用大有加速之势，赛灵思工业级客户增长非常迅猛，其数量远超通信客户。赛灵思Zynq器件在智能化工业自动化领域大显身手，它将给工业应用带来哪些深刻变革？
在本系列博客的前几篇博文中，我们讲解了如何创建硬件和软件工程。下一步，我们将讲解如何在Vitis™中封装此工程。随后，我们将在 Vitis 中通过创建简单应用并对其进行加速，以便对该工程进行测试。
OFweek 2020 第五届“维科杯”评选结果揭晓，赛灵思在人工智能与物联网领域“两开花”—— Vitis AI 与 Zynq SoC / MPSoC 系列产品双双获奖。其中 Vitis AI 斩获维科杯·OFweek 2020 人工智能行业优秀产品应用奖，Zynq SoC/ MPSoC 系列产品荣膺维科杯·OFweek 2020 物联网行业创新技术产品奖。
测试系统使用赛灵思 Alveo U250 加速器卡，该卡以 Mipsology 优化的领域专用架构 (DSA) 为基础。基准测试测量了我们基于 Alveo 的定制 DSA 在离线模式下以 5,011 图像/秒的速度执行基于 ResNet-50 基准的图像分类任务的效率。ResNet-50 以图像/秒为单位测量图像分类性能。
在我们所有人的生活和工作因疫情陷入困顿之际，鼓舞我们大多数人继续前行的力量来自于社会与企业合作的一个又一个鲜活的抗疫案例，他们通过各种各样的技术和创新解决方案，助力抗击新冠疫情。与此同时， 新冠疫情也激发着各种新颖应用的加速实现。在此小编想介绍几个赛灵思的客户，他们正在积极开发并交付产品与服务，帮助预防、检测和治疗新冠病毒和其他疾病:
点云数据的低延迟 3D 感知对于紧凑型嵌入式系统是一个巨大的挑战。通过端到端的硬件和软件协同优化，我们能够使用 Xilinx ZU+ MPSoC 上的最新 PointPillars 模型实时运行多类 3D 检测任务。
MLPerf 组织最近发布了最新一轮机器学习性能测试结果，首次直接参加此次测试的“新力量” 赛灵思， 在最新 MLPerf 推断基准测试中取得了“图像分类”最高的性能/峰值成绩。TOPS（每秒万亿次运算） 是一个衡量性能效率的指标，意味着在给定 X 个硬件峰值计算量的情况下，赛灵思提供了最高的吞吐量性能。
ASIC 与 FPGA 的嘴仗打了十几年，在 5G 第二波商用浪潮来临之时颇有战况升级的意味。一种声音是：5G 应用的复杂性和标准的不断演进，将使 FPGA 力压 ASIC 用量；另一种声音则是：在成本和功耗压力之下，5G 基站所采用的 FPGA 平台需要向 ASIC 过渡。
Xilinx® 深度学习处理器单元（DPU）是专用于卷积神经的可配置计算引擎网络。引擎中使用的并行度是设计参数，可以根据需要选择目标设备和应用程序。它包含一组高度优化的指令，并支持大多数卷积神经网络，例如 VGG、ResNet、GoogLeNet、YOLO、SSD、MobileNet、FPN 等
刚启动MPSoC的VCU解码器时，解码器先分析码流，得到分辨率信息后再调用回调函数分配buffer。这会耗费时间，增加延迟。如果希望减少延迟，可以使用prealloc-args参数，提前指定视频分辨率信息，提前分配buffer。
