Zynq UltraScale+ MPSoC VCU DDR 控制器是一款专用 DDR 控制器，只支持在 Zynq UltraScale+ MPSoC EV 部件上与 Zynq UltraScale+ MPSoC VCU（H.264/H.265 视频编解码器）连用。

因此，调试将不同于 MIG 等传统 Xilinx DDR 控制器。

DDR PHY 与电路板调试：

Zynq UltraScale+ MPSoC VCU DDR 控制器采用 MIG PHY。

这意味着您可以使用标准 MIG 示例设计来验证您的电路板布局是否正确，并验证 DDR 接口是否工作正常。

RAM是FPGA中常用的基础模块，可广泛用于缓存数据的情况，同样它也是ROM，FIFO的基础。本实验将为大家介绍如何使用FPGA内部的RAM以及程序对该RAM的数据读写操作。

赛灵思 MATLAB & Simulink Add-on插件是将 ModelComposer 和 System Generator forDSP 完美结合的统一工具。它是一种基于模型的设计工具，帮助算法和 RTL /硬件开发者在 MathWorks Simulink® 环境中以赛灵思器件为目标，快速开展设计与探索。

本文介绍如何导出硬件平台, 并启动SDK开发应用程序及板级支持包(BSP)。

使用 2018.2 Ultra96 PetaLinux BSP 构建图像时，如果我在 Matchbox 桌面点击关断图标，电路板不关断。服务器窗口会关闭，屏幕变为空白，但电路板还在运行。

在本例程中，我们要做的是LED灯控制实验，每秒钟控制开发板上的LED灯翻转一次，实现亮、灭、亮、灭的控制。会控制LED灯，其它外设也慢慢就会了。

本文描述了用于 Zynq® UltraScale+™ MPSoC 的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码单元 (VCU) 内核。以60帧/秒的速度压缩/解压分辨率高达3840×2160 px的同步视频流。

FIFO是FPGA处理跨时钟和数据缓存的必要IP，可以这么说，只要是任意一个成熟的FPGA涉及，一定会涉及到FIFO。但是我在使用异步FIFO的时候，碰见几个大坑，这里总结如下，避免后来者入坑。

用过Matlab的同学应该都知道，Matlab的慢是出了名的，但是再慢也有优化的方式，下面我们给出几个Matlab编程中常用的优化技巧。

很多初学者看到板上只有一个25Mhz时钟输入的时候都产生疑惑，时钟怎么是25Mhz？如果要工作在100Mhz、150Mhz怎么办？其实在很多FPGA芯片内部都集成了PLL，其他厂商可能不叫PLL，但是也有类似的功能模块，通过PLL可以倍频分频，产生其他很多时钟。本实验通过调用PLL IP core来学习PLL的使用、vivado的IP core使用方法。

本文介绍如何在 vivado 开发教程(一) 创建新工程 的基础上, 使用IP集成器, 创建块设计。

随着全球数字化高速发展、网络提速、带宽升级，用户触媒习惯越发从二维世界的图文走向三维空间的视频。最新《中国在线直播行业研究报告》显示，2020年中国在线直播行业用户规模有望达到5.26亿人，市场规模将突破9000亿元。如此激增的规模推动着从前独属专业媒体的视频直播正在走向更广阔的受众。

2020年渐入尾声，经历了不同寻常的这一年，人们早已习惯了学习、工作和生活的全面“线上化”。新年伊始，在做好充分防疫措施的情况下，赛灵思特别为大家准备了两场久违的线下技术分享活动——赛灵思技术日（北京 & 成都）。

我们很高兴地宣布，赛灵思已于近日加入保密计算联盟（ CCC ），致力于将保密计算扩展至加速器和 SmartNIC 领域。到底什么是保密计算联盟？赛灵思又为何会加入保密计算联盟呢？让我们先来了解一下吧！

图像在采集和传输的过程中，通常会产生噪声，使图像质量降低，影响后续处理。因此须对图像进行一些图像滤波、图像增强等预处理。为改善图像质量，去除噪声通常会对图像进行滤波处理 ，这样既能去除噪声，又能保持图像细节。

由宏景智驾与英特尔、赛灵思、江淮汽车、安能物流联合发起的面向量产的开放式自动驾驶生态朋友圈今日正式启动运作，旨在不断积聚科技智慧，拓宽中国自动驾驶领域的创新之路。同日，自动驾驶生态圈联合发布“L3级自动驾驶重卡解决方案”，加速推动自动驾驶技术在干线物流领域的商业化量产落地进程。

Vitis AI 1.3 将为用户提供更完整的深度学习框架和模型支持，进一步整合了从边缘端到数据中心端的编译流程，首次发布面向数据中心平台的多个 CNN 及 RNN加速引擎，更加开放、高效和易用。

为 VCU129 开发板提供的 BOARDUI.exe 可用于为板载 Si5348 时钟模块编写程序。默认频率为 156.25Mhz，该频率的设置文件在 BOARDUI 的 clockFiles 目录下提供。如何修改时钟频率？

本文主要介绍verilog基础模块，夯实基础，对深入学习FPGA会有很大帮助。

TVM主要的编译过程如下图：Import：将tensorflow，onnx，pytorch等构建的深度学习模型导入，转化成TVM的中间层表示IR。Lower：将高层IR表示转化成低阶TIR表示。Codegen：内存分配和硬件可执行程序生成。