随着全球数字化高速发展、网络提速、带宽升级，用户触媒习惯越发从二维世界的图文走向三维空间的视频。最新《中国在线直播行业研究报告》显示，2020年中国在线直播行业用户规模有望达到5.26亿人，市场规模将突破9000亿元。如此激增的规模推动着从前独属专业媒体的视频直播正在走向更广阔的受众。

2020年渐入尾声，经历了不同寻常的这一年，人们早已习惯了学习、工作和生活的全面“线上化”。新年伊始，在做好充分防疫措施的情况下，赛灵思特别为大家准备了两场久违的线下技术分享活动——赛灵思技术日（北京 & 成都）。

我们很高兴地宣布，赛灵思已于近日加入保密计算联盟（ CCC ），致力于将保密计算扩展至加速器和 SmartNIC 领域。到底什么是保密计算联盟？赛灵思又为何会加入保密计算联盟呢？让我们先来了解一下吧！

由宏景智驾与英特尔、赛灵思、江淮汽车、安能物流联合发起的面向量产的开放式自动驾驶生态朋友圈今日正式启动运作，旨在不断积聚科技智慧，拓宽中国自动驾驶领域的创新之路。同日，自动驾驶生态圈联合发布“L3级自动驾驶重卡解决方案”，加速推动自动驾驶技术在干线物流领域的商业化量产落地进程。

Vitis AI 1.3 将为用户提供更完整的深度学习框架和模型支持，进一步整合了从边缘端到数据中心端的编译流程，首次发布面向数据中心平台的多个 CNN 及 RNN加速引擎，更加开放、高效和易用。

为 VCU129 开发板提供的 BOARDUI.exe 可用于为板载 Si5348 时钟模块编写程序。默认频率为 156.25Mhz，该频率的设置文件在 BOARDUI 的 clockFiles 目录下提供。如何修改时钟频率？

本文主要介绍verilog基础模块，夯实基础，对深入学习FPGA会有很大帮助。

TVM主要的编译过程如下图：Import：将tensorflow，onnx，pytorch等构建的深度学习模型导入，转化成TVM的中间层表示IR。Lower：将高层IR表示转化成低阶TIR表示。Codegen：内存分配和硬件可执行程序生成。

需要使用 Vitis 可扩展平台才能启用 Vitis 加速功能。本视频将引导您完成创建 Vitis 嵌入式平台，并向您展示如何创建自定义平台。

本文主要介绍如何使用Vivado 开发套件创建硬件工程。

NeoPixels是数字控制的红、绿、蓝像素。由于每种颜色都由8位表示，总共24位，因此每个像素可以显示16777216种颜色中的一种。每个NeoPixel实际上是一个WS2812 LED。这些LED包含五个输入端，相对于地（VSS）在3.3V到5.0V（VDD和VCC）的电压范围内工作。

AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片，型号为XCZU2CG-1SFVC784I。AXU2CGA的PS端挂载了2片DDR4（2GB，32bit）和1片256Mb的QSPI FLASH。

算符融合将多个计算单元揉进一个计算核中进行，减少了中间数据的搬移，节省了计算时间。TVM中将计算算符分成四种：

1 injective。一一映射函数，比如加法，点乘等。

2 reduction。输入到输出具有降维性质的，比如sum。

3 complex-out。这是计算比较复杂的，比如卷积运算等。

4 opaque。无法被融合的算符，比如sort。

Zynq UltraScale+ MPSoC系列是Xilinx第二代Zynq平台。其亮点在于FPGA里包含了完整的ARM处理子系统（PS），包含了四核Cortex-A53处理器或双核Cortex-A53加双核Cortex-R5处理器，整个处理器的搭建都以处理器为中心，而且处理器子系统中集成了内存控制器和大量的外设，使处理器核在Zynq中完全独立于可编程逻辑单元

硬件加速可以在较低的比特率下，以相同的比特率实现更快的编码和更好的质量。与仅用软件编码相比，成本和延迟更低。基于FPGA的硬件的NGCodec HEVC编码器为您提供了这些优势。

7系列器件的嵌入式功能包括25×18乘法器、加法器/减法器/逻辑单元和模式检测器逻辑。

A、B、C、CARRYIN、CARRYINSEL、OPMODE、BCIN、PCIN、ACIN、ALUMODE、CARRYCASCIN、MULTSIGNIN以及相应的时钟启用输入和复位输入都是保留端口。D和INMODE端口对于DSP48E1片是唯一的。本节详细描述DSP48E1片的输入端口

在论坛上遇到在高层次综合工具中调用视觉库遇到的大多数问题都和 opencv 库以及Xilinx Vision 库的安装路径有关，如今 Vitis HLS 2020.1 之后的版本都不再提供OpenCV 的预编译库，就更需要开发者们将各自工作环境中的库路径，环境变量都设置好。希望这篇博文能给大家调用 Vitis Vision Library 提供向导，提升效率。

并不局限于Vivado一种EDA。头文件主要使用“文件包括”处理，所谓"文件包含"处理是一个源文件可以将另外一个源文件的全部内容包含进来，即将另外的文件包含到本文件之中。Verilog语言提供了`include命令用来实现"文件包含"的操作。

Xilinx拥有非常广泛的产品组合，涉及非常多的细分市场，并提供了各种各样的部署方法，因此对于刚接触FPGA的新手来说，可能很难了解“全局”。