Xilinx_A7_K7_V7系列Cadence符号库及PCB库，包含的型号有XC7A100T-1FGG484I；XC7A200T-1FBG676I；XC7K325T-2FFG900I；XC7K410T-2FFG900I；XC7VX690T-2FFG1927I。原理图符号按照BANK建立，很规范。
实时时钟（rtc）单元为系统和应用软件提供精确的时间基准。为了满足高精度的需要，实时时钟还包括校准电路，以补偿温度和电压波动。RTC 由 VCC-PSAUX 或 VCC-PSBATT 电源供电。当辅助电源可用时，RTC 使用它保持计数器活动。当辅助电源不可用时，RTC 自动切换到 VCC PSBATT 电源。
2020 年，5G 商用进入新阶段，“5G+”科技开始融入百行百业。灵活应变的能力、开放的标准、 AI 和机器学习正持续推动 5G 网络演进发展。从 2021 年开始，随着新技术方法融入虚拟化分布式和中央单元，运营商有望更好地把控整体解决方案，从而以新服务加快 5G 商业化步伐
日前，赛灵思宣布两款 Versal™ ACAP 评估套件现已上市，分别为 Versal AI Core 系列 VCK190 评估套件和 Versal Prime系列 VMK180 评估套件。VCK190 和 VMK180 评估套件拥有相同的附件集，并且具有相似的板载接口。
前不久，赛灵思联手 Hackster.io 举办首届赛灵思自适应计算挑战赛，号召独立开发者利用 Vitis 统一软件平台和 Vitis AI 在选定的赛灵思硬件平台上开发新应用，以创新方法解决现实问题。在来自全球的 70 多个独创项目中，评委为每个类别甄选出三个冠军项目，分别获得高达 10,000 美元的奖金奖励。
使用Vivado Runs基础结构时（例如，launch_runs Tcl命令），请将此命令添加到.tcl文件，并将该文件作为执行运行的write_bitstream步骤的预钩添加
前面的实验都是在PL端进行的，可以看到和普通FPGA开发流程没有任何区别，ZYNQ的主要优势就是FPGA和ARM的合理结合，这对开发人员提出了更高的要求。从本章开始，我们开始使用ARM，也就是我们说的PS，本章我们使用一个简单的串口打印来体验一下Vivado Vitis和PS端的特性。
Xilinx公司的原语按照功能分为10类，包括：计算组件、I/O端口组件、寄存器和锁存器、时钟组件、处理器组件、移位寄存器、配置和检测组件、RAM/ROM组件、Slice/CLB组件以及G比特收发器组件。下面分别对其进行详细介绍。
为满足合成孔径雷达实时成像、数据回放等高速可靠数据传输需求，解决传统数据传输系统由于接口要求高、体积与功耗大以及网络配置不灵活等原因不适合用于外场试验的问题，基于 ZYNQ 芯片设计一种光纤接口到以太网接口的数据传输系统。主要介绍数据传输流程的实现方法，并提出一种三级乒乓和指令并行的优化策略保证数据正确，提高传输速度
所有的工程目录下都有个bootimage文件夹，存放了对应的BOOT.bin文件，可将此文件拷贝到Vitis_image_download文件夹，覆盖原有的BOOT.bin。也可以把BOOT.bin放到SD卡启动验证功能
快速傅立叶变换(FFT)已被广泛应用于各种信号处理算法中，这些算法通常需要可配置FFT大小的高吞吐量。本应用说明展示了在Xilinx® Versal™ AI Core器件中的AI Engine (AIE)阵列上高效的FFT实现。
基于HDMI输出实验，本章介绍7寸液晶屏的显示。LCD屏显示方式从屏幕左上角一点开始，从左向右逐点显示，每显示完一行,再回到屏幕的左边下一行的起始位置，在这期间，需要对行进行消隐，每行结束时，用行同步信号进行同步
在数据的传输过程中，我们经常可以碰见双沿传输数据到FPGA，或者FPGA传输双沿数据给外部芯片，最常见的例子就是DDR芯片。这里说明一下，FPGA内部处理的数据都是单沿数据，那么双沿数据的变换只能发生在FPGA的IOB上面，这里有特定的硬件结构可以实验上面单沿变双沿的方法，也就是使用原语进行一些列的操作。
