多输入多输出（MIMO）技术已被许多无线系统采用，以利用信道的空间多样性。本应用说明展示了在Xilinx® Versal™ AI Core器件的AI Engine阵列上高效实现波束成形功能。

视频首先简要介绍 Vitis AI，然后逐步介绍 Vitis AI 1.3 工具的端到端使用。

在本文中，我们将重点放在如何能够在不需要特殊的库或类的情况下修改代码风格以实现C代码实现并行性。Xilinx HLS 编译器的显着特征是能够将任务级别的并行性和流水线与可寻址的存储器 PIPO或 FIFO相结合。

在HDMI输出实验中讲解了HDMI显示原理和显示方式，本实验介绍如何使用FPGA实现字符显示，通过这个实验更加深入的了解HDMI的显示方式。

前面我们介绍了led闪灯实验，只是为了了解Vivado的基本开发流程，本章这个实验相对LED闪灯实验复杂点，做一个HDMI输出的彩条，这也是我们后面学习显示、视频处理的基础。实验还不涉及到PS系统，从实验设计可以看出如果要非常好的使用ZYNQ芯片，需要良好的FPGA基础知识。

配备业界首个自适应计算加速平台（ACAP）的 Xilinx Versal AI Core 系列 VCK190 评估套件和 Versal Prime 系列 VMK180 评估套件现已推出。

Versal ACAP （自适应计算加速平台）将标量引擎 (Scalar Engine)、自适应引擎 (Adaptable Engine) 和智能引擎 (Intelligent Engine) 与领先的存储器和交互技术有机结合，致力于为各种应用提供强大的异构加速器

如果VCCO0连接至2.5V或3.3V，CFGBVS连接至VCCO0。如果VCCO0连接至1.5V或1.8V，CFGBVS连接至GND。建议bank0、bank14、bank15的VCCO电压一致，避免出现I/O Transition at the End of Startup

半年时间里，挑战赛见证了许多“适”者利用 Zynq UltraScale+MPSoC ZCU104, Alveo U50 加速器卡以及 Avnet Ultra96-V2 开发板，突破算力边界，加速工作负载开发，在智能视频分析、灵活应变的计算加速和自适应智联网三大赛道交出亮眼的创意，碰撞出技术创新的火花！这些花式玩“板”的挑战者们到底创造了怎样的作品呢？

机会难得，免费报名。本次冬令营仅招收50位学员。

通过介绍构建硬件组件、自定义软件组件以及创建 Vitis 和 Vitis AI 就绪平台的要求和步骤，专注于如何在自定义嵌入式平台上启用 Vitis AI。

Vivado硬件平台更新后Vitis工程如何快捷更新

本文详细描述了 VCK190 评估板的功能。使用本指南开发和评估VCK190板上针对Versal ACAP XCVC1902器件的设计。

本视频重点介绍了 Vivado 设计套件 2020.2 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程。

据麦姆斯咨询报道，得益于高级驾驶员辅助系统（ADAS），例如自动紧急制动（AEB）和驾驶员监控系统（DMS），汽车变得越来越安全。随着这些功能的复杂性增加，也让自动驾驶给予人类越来越高的安全感。例如，AEB最初只能探测汽车前进方向的危险，如今已发展到可以探测行人、交叉口交通、自行车骑行者和道路障碍物。

本章以AN3485模块介绍RS485的数据传输。

在本文中，我们将进一步采取主动行动，以解决网络核心（交换机）中当前的专有处理和计算问题。我们提出了一种新的硬件架构，称为自适应交换机。基于对其支持三个用例的原型的测试，我们证明了在可适应的交换机上可以同时实现高吞吐量和处理灵活性。

初学 Zynq 的时候，都是按照惯例打开 Vivado 软件，然后实现 Zynq 可编程逻辑硬件部分PL的设置后，把硬件部署导出，再打开 SDK 进行 ARM 核的软件部分 PS 编程设计，最后再将硬件比特流文件（.bit）和软件的可执行链接文件（.elf）下载到 Zynq 开发板中，这样就可以对自己的软硬件设计进行调试和验证。

在开发以太网接口的过程中经常看到 MII、RMII、GMII、RGMII等英文缩写名称。在开发接口前，先将这些名词搞清楚。

HLS 优化设计的最关键指令有两个：一个是流水线 (pipeline) 指令，一个是数据流(dataflow) 指令。正确地使用好这两个指令能够增强算法地并行性，提升吞吐量，降低延迟但是需要遵循一定的代码风格。