Xilinx 完全集成的解决方案：探索火车和铁路的未来
在列车及地面道旁设备上的智能性，可实现快速、安全、可靠、舒适的旅行。控制门、照明、摄像头、空调、制动器、卫生间以及显示器等需要在计算性能、实时性能和可靠性之间达到最佳平衡。 灵活地将人工智能和传感器结合到机舱内部和周围的处理工艺中，为乘客提供更舒适的环境。效率、耐用性和安全性可通过高级牵引控制及优化的电机控制算法在逻辑上进行优化
FPGA仿真必备——Matlab生成.mif/.txt/.coe
.mif 和 .coe 是 FPGA 设计中常用的存储文件，用于 ROM、RAM 等存储器数据的加载，常见的还用在 DDS 信号发生器和 FIR 滤波器的设计中。 .txt 文件主要用于 Matlab 和 FPGA 的联合仿真，比如在滤波器的设计中，可以使用 Matlab 先把加噪声的信号写入到 .txt 文件，然后 FPGA 仿真中在 Testbench 中读取该信号源的数据
ZU+MPSOC HDMI设计移植案例分享
ZU+MPSOC器件在汽车电子、工业控制、机器视觉、智能安防、智慧城市等行业中已经有着广泛的应用，三年前在做一个ZCU106开发板的TRD（Target Reference Design）向用户自研板卡移植HDMI设计时，遇到了一些问题，我翻出之前的笔记整理成文，与大家分享。
【Vivado Design Suite用户指南】：综合（v2020.2）
本文详细介绍了使用Vivado®合成将RTL设计转化为门级网表，以便在Xilinx FPGA中使用SystemVerilog、Verilog和VHDL实现。描述了Vivado综合在项目和非项目模式中的使用，采用多种综合策略和设计约束。
FPGA时序分析之关键路径（Critical Path）
关键路径通常是指同步逻辑电路中，组合逻辑时延最大的路径（这里我认为还需要加上布线的延迟），也就是说关键路径是对设计性能起决定性影响的时序路径。对关键路径进行时序优化，可以直接提高设计性能。对同步逻辑来说，常用的时序优化方法包括Pipeline、Retiming、逻辑复制、加法/乘法树、关键信号后移、消除优先级等解决。
从赛灵思挑战赛优胜者到应用商店卖家！
DeepField-SR 是一款功能固定的硬件加速器，该方案采用赛灵思 Alveo 加速卡和 AWS F1云平台，为视频超分辨率增强提供最高计算效率。DeepField-SR 以使用互联网真实视频数据进行训练的专有神经网络为基础，在多帧中融合空间-时间信息，能生成超高分辨率的视频质量。
Mipsology与E-Elements签署亚太设计合作协议 基于FPGA的神经网络推理加速
AI 软件创新者Mipsology今天宣布与FPGA服务培训、设计和技术服务供应商E-Elements达成设计合作伙伴关系。E-Elements将Xilinx solutions与Mipsology公司的Zebra AI 推理加速器结合在一起，为亚洲医疗、机器人和自动交通行业设计产品与服务。
【Vitis指南】Xilinx Vitis 系列（四）
今天带来第四篇，介绍使用Vitis IDE，包括Vitis命令选项和创建Vitis IDE项目。Vitis命令将使用您定义的选项启动Vitis IDE。它提供用于指定工作区的选项以及项目的选项。以下各节描述了Vitis命令的选项。
Xilinx的分布式RAM和块RAM——单口、双口、简单双口、真双口的区别
单口 RAM（Single RAM）、双口 RAM（Dual RAM）、简单双口 RAM（Simple-Dual RAM）、真双口 RAM（True-Dual RAM）有什么不同？对于 分布式 RAM，支持简单双口 RAM 和双口 RAM，不能配置成真双口 RAM。
开发者分享 | Vitis-AI 1.3/TensorFlow2 环境下使用自定义 CNN 模型进行 Mnist 分类
本示例工程中我们会在 TensorFlow2 下使用 Keras API 创建一个自定义 CNN 网络，在 Vitis-AI 1.3 环境下编译成 Xilinx DPU 上运行的模型文件，并在 Xilinx zynqMP 上部署运行。该示例工程应在 Vitis-AI1.3 Docker，vitis-ai-tensorflow2conda 环境中运行。
【Vitis指南】Xilinx Vitis 系列（三）
今天带来第三篇，介绍使用Vitis分析仪。Vitis分析仪是一种实用工具，允许查看和分析，同时建立并运行应用程序生成的报告。旨在查看由构建应用程序时的Vitis编译器和运行应用程序时的Xilinx®Runtime（XRT）库生成的报告。
设计收敛技巧：正确使用功耗估算
4月23日，Xilinx Adapt China：Vivado专场的第二天，赛灵思 Vivado专家团将带来连续三场的“设计收敛”技巧分享。从如何提高QoR（结果质量）的方法技巧、解决接受的时序问题工具，到功耗约束的最佳实践，诚意满满，技术干货一应俱全。
【Vivado Design Suite用户指南】：使用约束（v2020.2）
本文描述在Vivado®工具中使用Xilinx®设计约束（XDC）。XDC结合了行业标准的Synopsys设计约束（SDC）和Xilinx专有约束。创建XDC来定义时钟，I / O延迟和时序异常（如错误和多周期路径以及最小/最大延迟）的详细信息。
【视频】AI 在汽车中的应用市场现状与前景分析
本视频介绍使用人工智能的计算和汽车的市场范围。讨论汽车行业的处理器市场从离散标量处理器到大规模异构平台的发展。深入探讨高级辅助驾驶和自动驾驶之间的区别，并作出一个预测。
【Vivado Design Suite用户指南】：使用Vivado IDE（v2020.2）
本文介绍 Vivado® 集成设计环境 (IDE)，它提供了直观的图形用户界面 (GUI)，用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序，以及设计平面图以改进结果。
赛灵思UltraScale+助力企业实现从物联到互联的数字化转变
作为全球唯一基于16纳米技术的成本优化型产品组合，UltraScale+ 器件采用台积电最先进的InFO（Integrated Fan Out，集成扇出）封装技术。借助InFO技术，UltraScale+ 器件能以紧凑的封装提供高计算密度、出色的性能功耗比以及可扩展性，从而应对智能边缘应用的需求。
运用 Language Template 来创建set_input_delay/set_output_delay约束
时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束，整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。
