在本视频中，Xilinx 高级总监兼数据中心系统架构师 Seong Kim 博士讨论了 Smart World 技术的需求以及 Xilinx 在解决关键实时应用方面的优势。
在 v2020.2 中，针对 AXI 主接口引入了 Vitis HLS 自动接口扩展选项，了解如何与使用端口上的矢量数据类型来显式描述端口宽度进行比较。
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本次项目我们主要是为了讲解DDS，所以我们使用了混频这个小项目来讲解。DDS自己手写是比较简单且灵活，但是Xilinx给我们提供了相应的IP核，那么这次我们将直接讲解使用IP来产生不同频率的正弦波
国家政策导向逐步明确；5G发展进一步加速；云计算、大数据迎来又一波发展高峰.........这些因素都注定推动了数据中心产业的转型升级。对于数据中心转型，单从软件或硬件层面中的一个层面下手发力远远不够，需要企业“软硬兼施”，双管齐下，才能在数据中心转型升级的过程中，抢占先机，平顺、快速、完美的完成转型升级。
电源估算工具随 VCK190/VMK180 评估套件提供，是一款允许用户最大限度提高功耗性能比的生产力工具。有了该工具，用户可测量、规划和监控整个开发过程中的电源预算，不会影响在 Versal ACAP 上运行的设计。电源工具是开发板评估与管理 (BEAM) 工具的一个特性，其可为 Versal 评估套件用户提供更高的创造性体验。
vivado的IP核，IP核（IP Core）：Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例如C语言中的printf()函数），可以直接调用，非常方便，大大加快了开发速度。今天介绍的是Vivado的三种常用IP核
示波器的需求急速成长，同时新的研究和测试应用也需要更多、更快、更复杂的讯号。 这会需要更具智能功能的测试设备，才能准确侦测特定的讯号状况并避免空滞时间、在采集期间处理资料以缩短测试时间，或者是快速产生反馈讯号以控制待测装置 (DUT)。 过去十年来，强大 PC 软件和模块化 I/O 的紧密整合，不仅缩短了测试时间，同时也降低了整体测试成本
赛灵思 Alveo 加速器卡具备低时延性能和大规模并行处理能力，为构建这些关键应用提供了理想的基础。赛灵思日前推出了一款基于 Alveo 的 AI 视频分析平台。它具备合作伙伴解决方案生态系统，并且专为最复杂、时延最敏感的 AI 视频推断应用提速而打造。
IBERT（Integrated Bit ErrorRatio Tester，集成误比特率测试工具），是Xilinx提供用于调试FPGA高速串行接口比特误码率性能的工具，最常用在GT高速串行收发器测试：
（1）基于PRBS模块的误码率测试；
（2）测量眼图；
在本视频中，Xiinx 专家 Steven Pope 博士讨论了 Xilinx SmartNIC，以及全新软件可编程、硬件加速的 SmartNIC 如何改变数据中心。
去年，赛灵思宣布举办首届自适应计算挑战赛，其中包括开发者和初创企业两项赛事，鼓励其使用 Vitis 统一软件平台和 Vitis AI，在指定赛灵思硬件平台上开发令人振奋的新应用。今年年初，我们公布了开发者竞赛的获胜者。现在，让我们揭晓初创企业竞赛单元的前三甲！他们分别是韩国BLUEDOT、中国雪湖科技以及西班牙Katoid Technology！
2014 年，斯坦福大学教授 Mark Horowitz 发表了一篇题目为“计算的能源问题（以及我们该怎么办）”的论文。这篇具有深远意义的论文，讨论了当前半导体行业所面临的最热门的、与登纳德缩放比例定律 （Dennard Scaling ）和摩尔定律 （Moore’s Law） 失效相关的挑战。
P4改变了网络格局，因为它允许表达自定义数据包处理。近年来，有几篇著作将P4程序映射到FPGA。但是，这些工作大部分都集中在实现数据包解析器或match action阶段。迄今为止，尚未有报道提出关于FPGA的通用数据包逆解析的原理。推荐一篇2021年FPGA顶会会议论文，介绍基于FPGA开源200Gbps数据包逆解析器的设计与实现。
ZC706中，MAC 控制器与 PHY 通过 RGMII（Reduced Gigabit Media Independent Interface）接口进行连接，实现千兆网。
该演示展示了测试芯片收发器的基本工作情况，用一款 GUI 显示线路速率、均衡值和误码率（显示的性能比适用规范的要求高出几个数量级）。有了基于 ADC 的高级接收器和在 DSP 中实现的 DFE/FFE，该测试芯片和 GTM 收发器可支持各种协议，从超低损耗 OIF-CEI-112G-XSR 到诸如 100GBase-CR4 等高损耗线缆互连，不一而足。
在Vivado使用过程中，会碰到如下情况：设计代码已经编写完成，且仿真、综合或实现中的某一步骤已经通过，不需要再修改。此时可能需要添加一些注释代码，或者调整代码的格式，而任何修改都会导致状态更改为“Out of date”，提示用户更新设计。如何才能在不重新运行综合或实现的情况下解决这个问题？
SmartLynq +模块与 Versal ACAP 完美组合，可实现最佳生产力。本视频演示了通过高速调试端口（HSDP） 进行 Linux 下载有多快，并演示了 SmartLynq+ 模块提供的其他功能。
