AXI4、AXI4-Lite和AXI4-Stream均使用Ready、Valid握手机制进行通信。信息传输的发起者使用Valid 信号指示数据何时有效，接收端产生 Ready 信号来表明已经准备好接收数据，当两者均为高时，启动传输。

Xilinx 基于 CNN 网络的 ICMS 演示

PYNQ 是 Xilinx 推出的一个开源项目，目的是使用 Python 开发 Xilinx 平台更加容易。使用 Python 语言和库，设计人员可以利用 Xilinx SOC 器件如 ZYNQ 的可编程逻辑 PL 和微处理器 PS 的优势来构建功能更强大的电子系统。

本文介绍了一种基于VPX架构的高速宽带数据通信平台，平台的核心是机载和地面收发信机，收发信机内各功能板卡的主要控制器是FPGA。发射端对信息序列进行打包、信道编码、交织和调制；接收端对信号进行解调、解交织、解码、同步等操作。还原后的信息上传至上位机进行分析。

本视频将介绍赛灵思在ADAS和自动驾驶应用领域提供的独特技术优势。

以太网 IP 核的 1588 功能是用来实现，在 IP 内部为TX侧发送包打上发送出去这个时间节点的时间戳，以及获得 RX 侧收回来的包在 IP 接口处的时间戳。然而10G/25G 的 IP 例子工程没有提供演示，本文主要介绍了如何使用这个 IP 的 1588功能。

本讲使用两个 DDS 产生待滤波的信号和matlab产生带滤波信号，结合 FIR 滤波器搭建一个信号产生及滤波的系统，并编写 testbench 进行仿真分析，第五讲、第六讲开始编写 verilog 代码设计FIR滤波器，不再调用IP核。

我们在进行HLS编译的时候会设置顶层文件，顶层文件中包括形参、返回值等等。这些映射到硬件电路中会产生信号，这些信号具体又遵循什么样的接口描述我们需要设置，这不仅可以帮助我们设置更优的约束条件使得编译出来的硬件电路更加完美，更重要的是可以让我们精确了解端口所遵循的时序

本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。

赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。

本次活动为 软件与AI专场，通过一系列详细的技术分享与案例解析，与观众面对面探讨更多 FPGA/SOC 领域的创新可能，助力 AI 与软件相关从业者迅速学习掌握赛灵思全新的 Vitis/Vitis AI 统一软件平台。活动也同步聚焦行业热点应用，并介绍针对性的解决方案。

本视频将重点介绍高级驾驶辅助系统中的汽车架构和自动驾驶。

本讲使用matlab产生待滤波信号，并编写testbench进行仿真分析，在Vivado中调用FIR滤波器的IP核进行滤波测试，下一讲使用两个DDS产生待滤波的信号，第五讲或第六讲开始编写verilog代码设计FIR滤波器，不再调用IP核。

TVM最大的特点是基于图和算符结构来优化指令生成，最大化硬件执行效率。其中使用了很多方法来改善硬件执行速度，包括算符融合、数据规划、基于机器学习的优化器等。它向上对接Tensorflow、Pytorch等深度学习框架，向下兼容GPU、CPU、ARM、TPU等硬件设备。

本文描述Versal™设备中可用的SelectIO™资源。

本讲在Vivado调用FIR滤波器的IP核，使用上一讲中的matlab滤波器参数设计FIR滤波器，下两讲使用两个DDS产生待滤波的信号和matlab产生带滤波信号，结合FIR滤波器搭建一个信号产生及滤波的系统，并编写testbench进行仿真分析

本视频简要介绍了 Vitis AI Edge IP 的计划和架构，包括全新 1.3 版本中的新增功能。

4月22日-23日，赛灵思举办 Adapt China：Vivado专场，特邀Vivado专家团队，与您分享 Vivado 在设计自动化集成、IP子系统复用和加速设计收敛等方面的方法和技巧。

本文以99阶FIR低通滤波器为例，学习使用matlab的fdatool工具箱设计滤波器，并将滤波器系数导出到.coe文件，联合Vivado进行FPGA的FIR滤波器设计

中文版 Parallel Programming for FPGAs(pp4fpgas， FPGA并行编程-以数字信号处理为例)是本公众号最受欢迎的内容之一，中文书稿和开源项目截止目前已有数万的访问量。这本书也是许多不熟悉FPGA的开发者在从PYNQ入门后，进行算法硬件实现的第一本入门宝典