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瑞苏盈科专栏
我与瑞苏盈科板卡的开发故事
Zynq AXI-ACP接口简介

ZYNQ中的AXI接口包含三个类型,共9个,主要用于PS与PL的互联。今天我们重点来说一下ACP接口。

Xilinx Versal ACAP 电源和时序

Versal 自适应计算加速平台(ACAP)是 Xilinx 最新的 SoC 片上系统系列之一。它包含了标量处理引擎、适配硬件、(软件可编程和硬件可调整)智能引擎和片上网络,即一个软件可编程基础架构。这需要适应能力很强的精确时序和电源。

【视频】Vivado 2020.2 中的新增功能(中文字幕)

本视频着重介绍了 Vivado Design Suite 2020.2 版中的新增功能,包括操作系统和器件支持、高级别增强功能以及加速设计集成、实现与验证相关的各项改进措施。

FMCW​激光​雷达​原型​验证​和​测试

​调频​连续​波​(FMCW)​光​雷达​的​原型​验证​和​测试​面临​着​许多​挑战。​接​下来​让​我们​一起​探讨,​对​这些​挑战​进行​分解,​使​其​变得​可​管理​且​可​付诸行动,​并​学习​有关​如何​逐步​克服​组​件​级​到​系统​级​测试​挑战​的​实用​指南。

Xilinx Spartan-7 FPGA 参考板

瑞萨电子的 Xilinx FPGA 参考板是一个扩展电源,旨在为 Xilinx Artix-7、Spartan-7 和 Zynq-7000 系列提供各种 Xilinx 电源。插墙式 AC/DC 适配器或台式直流电源可通过板上的桶式插座给该板供电。

【工程师分享】精简Linux的源代码

Linux是现在最流行的操作系统,含有大量的源代码。Xilinx 2020.1使用的Linux 5.4,含有大约67430个文件。大部分文件没有被使用到。分析Linux源代码的代码实现时,经常查找函数或者数据结构定义。如果分析所有文件,既消耗软件查找时间;也会找到多个定义,增加理解代码的难度

【视频】什么是 ACAP?(中文字幕)

本视频通过不到一分钟的时间介绍了自适应计算加速平台。这是一项了不起的创新,它将异构加速的强大功能与软件和芯片可编程特性结合在一起。 ACAP 将为任何应用和任何开发人员提供一个平台,帮助他们去革新计算领域的格局。

基于ZYNQ的内窥镜方案 (OV6946 OV9734 OH0TA10等)

这一次,熊猫君分享一个内窥镜的技术实现方案。内窥镜的方案很多:主处理器有用专用ASIC的,比如日、台、韩的相机ASIC;有用专用CPU的,比如海思、瑞星微和君正等。熊猫君的这个是基于Xilinx ZYNQ的低成本方案。

Versal ACAP, RPU - 为调试寄存器 DBGDSAR 设置的值错误

每个 RPU 处理器都有 1 个 DBGDSAR 寄存器,其中包含其 CoreSight ROM 表的偏移地址。但是,读取 RPU 的 DBGDSAR 寄存器会返回以下不正确的偏移值:

出货2.05亿 | 从赛灵思布局看自动驾驶红利

当赛灵思首次出现在以汽车为主题的Auto Tech 2021展会时,它显示出两个强烈的信号:1、自动驾驶的市场热度开始进入一个新的拐点;2、为数不多的拥有先进典型处理架构的芯片巨头正在加快在汽车领域跑马圈地的节奏。

【视频】运用赛灵思技术大力提升数据库性能与分析能力

本视频介绍如何使用赛灵思FPGA为数据库工作负载和分析负载提速。

【工程师分享】升级Vivado工程脚本

Vivado可以导出脚本,保存创建工程的相关命令和配置,并可以在需要的时候使用脚本重建Vivado工程。脚本通常只有KB级别大小,远远小于工程打包文件的大小,因此便于备份和版本管理。下面把前述脚本升级到Vivado 2020.2为例,讨论如何升级Vivado工程脚本。

Uncanny基于Kria KV260入门套件的自动车牌识别边缘计算盒

自从 4 月份公开发布 Kria SOM 产品组合以来,赛灵思应用商店中涌现出大量新的边缘应用。作为发布、推广和销售来自赛灵思生态系统合作伙伴的优秀应用的一站式平台,赛灵思应用商店现在为边缘端和云端提供了多种加速应用和 IP 解决方案。

【视频】Azure 和 Alveo:云迁移简单易行

本视频围绕赛灵思Alveo U250通用FPGA加速器构建的一款真正激动人心的新产品。这是首款通用FPGA加速虚拟机,其将被作为微软Azure的一部分发布,FPGA工作负载的云迁移,让开发人员充分利用云端的强大功能采取的简化措施。

Versal ACAP,APU - 持续逐出与互连反压相结合可能导致写回无分配存储发生停滞

在任何一致的 ACE 系统中,启用 WriteUnique/WriteLineUnique (WU/WLU) 传输事务后,如果在有一项或多项高速缓存逐出事务处于暂挂状态时尝试执行存储,那么写回无分配 (WBNA) 存储可能发生停滞。

【视频】Vitis 深入教程简介

在 Github 上探索 60 多个综合性 Vitis 教程,涵盖硬件加速器、运行时和系统优化、机器学习等

赛灵思开发者计划:南京站、合肥站来了!

2021年,赛灵思为广大开发者朋友准备了丰富的年度活动,其中 KRIA™ SOM系列沙龙已经拉开帷幕,只等你来!

由繁入简,Kria SOM 突破嵌入式设计障碍!

我们常说“大道至简”,因为往往用词越多,想法就越具体、越琐碎,所以当我们在开发 Kria™ SOM (System-on-Module,系统模块) 时,就大胆提出了“无需 FPGA 设计也可尽享赛灵思技术优势”这一概念。

赋能音视频, 赛灵思以智慧引领未来

在这两个小时的活动中,赛灵思携手生态系统合作伙伴将为您带来一场专门为广播、专业音视频和消费电子构建的技术、IP 和解决方案的技术峰会。

开发者分享 | 如何在Vitis中设定Kernel 的频率

在Vitis 统一软件平台中使用Alveo系列开发板设计加速Kernel时,系统会自动为Kernel的时钟设置默认频率。以 xilinx_u200_qdma_201910_1 平台为例,在Vitis中选择平台时可以看到默认的时钟频率是300Mhz和500Mhz。