本示例工程中我们会在 TensorFlow2 下使用 Keras API 创建一个自定义 CNN 网络，在 Vitis-AI 1.3 环境下编译成 Xilinx DPU 上运行的模型文件，并在 Xilinx zynqMP 上部署运行。该示例工程应在 Vitis-AI1.3 Docker，vitis-ai-tensorflow2conda 环境中运行。
今天带来第三篇，介绍使用Vitis分析仪。Vitis分析仪是一种实用工具，允许查看和分析，同时建立并运行应用程序生成的报告。旨在查看由构建应用程序时的Vitis编译器和运行应用程序时的Xilinx®Runtime（XRT）库生成的报告。
4月23日，Xilinx Adapt China：Vivado专场的第二天，赛灵思 Vivado专家团将带来连续三场的“设计收敛”技巧分享。从如何提高QoR（结果质量）的方法技巧、解决接受的时序问题工具，到功耗约束的最佳实践，诚意满满，技术干货一应俱全。
本文描述在Vivado®工具中使用Xilinx®设计约束（XDC）。XDC结合了行业标准的Synopsys设计约束（SDC）和Xilinx专有约束。创建XDC来定义时钟，I / O延迟和时序异常（如错误和多周期路径以及最小/最大延迟）的详细信息。
本视频介绍使用人工智能的计算和汽车的市场范围。讨论汽车行业的处理器市场从离散标量处理器到大规模异构平台的发展。深入探讨高级辅助驾驶和自动驾驶之间的区别，并作出一个预测。
本文介绍 Vivado® 集成设计环境 (IDE)，它提供了直观的图形用户界面 (GUI)，用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序，以及设计平面图以改进结果。
作为全球唯一基于16纳米技术的成本优化型产品组合，UltraScale+ 器件采用台积电最先进的InFO（Integrated Fan Out，集成扇出）封装技术。借助InFO技术，UltraScale+ 器件能以紧凑的封装提供高计算密度、出色的性能功耗比以及可扩展性，从而应对智能边缘应用的需求。
时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束，整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。
本文详细介绍Vivado工具中Tcl脚本的使用，查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。
Phantom Intelligence 的 Flash LiDAR 通过其解决范围、可靠性和成本挑战的解决方案，解决了其他传感器无法解决的挑战。包含可编程逻辑和 Arm® 处理器的 Xilinx® Zynq®-7000 SoC 有助于在 Phantom Intelligence LiDAR 中支持复杂的处理，这是系统范围内边缘处理的关键要素
在赛灵思推出的 Zynq UltraScale+ MPSoC白皮书中，详细解读了基于 InFO 封装的全新 Zynq UltraScale+ MPSoC 如何实现紧凑型工业摄像头，并全面展现了其所具备的优秀的性能、功耗比等优势。
百度大脑EdgeBoard AI计算盒/计算卡系百度与米尔联合推出的一款高性能,高可靠性的AI计算盒/计算卡。该产品基于Xilinx Zynq UltraScale+ MPSoC 系列 FPGA可伸缩计算架构，可支持二次开发，支持高精度模型/多模型部署
作为自适应计算的领导者，赛灵思技术日活动将于4月22日来到深圳。届时，赛灵思技术专家将到场分享 FPGA/SoC 领域的创新可能。同时，丰富的干货课程有助于 AI 与软件领域从业者迅速掌握赛灵思全新的 Vitis/Vitis AI 统一软件平台。
本次大会，赛灵思将以“驶向未来，自适应计算赋能智能驾驶”为主题，通过3场主题演讲、10场案例演示及2场现场直播，为观众展示赛灵思及其生态合作伙伴们面向智能驾驶场景而研发的前沿产品、技术和解决方案。
数字化经济和数字化转型离不开数据中心，数据中心的建设未来该如何进行？如何满足不同企业对于数据中心的需求？在这一背景下，赛灵思召开了数据中心春季媒体沟通会，介绍了赛灵思在数据中心领域的相关创新和现状。
前段时间看到Xilinx发布了新的差异化ZYNQ Ultrascale+ MPSoC ZU1和Artix Ultrascale+FPGA，熊猫君趁着国家假日有点时间，随便瞎聊一下。本次发布的新产品均采用16nm的工艺，可选封装有0.5mm焊盘间距紧凑型的InFo，最小封装尺寸只有15mm*9.5mm，这种封装类型可以缩短信号互联，有利于提高信号完整性
