本视频说明了如何使用 Xilinx 功耗估算器工具预测 Zynq®UltraScale +™RFSoC 的 RF 数据转换器 IP 的功耗。

针对流媒体行业不断增长的需求，专业音视频处理设备和解决方案供应商 RGBlink 推出了 mini 和 mini+ 推流切换台。这些为 IP 视频流应用量身定制的小型信号切换器设备，为普通消费者享受专业的音视频技术打开了大门。该设备基于赛灵思的 Artix®-7 7A200T 平台构建。

人工智能发展迅速，创新步伐不断加快。然而，虽然软件行业已经成功在生产中部署了 AI，但包括汽车、工业和智能零售等在内的硬件行业，在 AI 产品化方面仍处于初级阶段。阻碍 AI 算法概念验证 (PoC) 成为真正硬件部署的主要差距仍然存在。

5G 产业潜力巨大，但行业如何才能克服成本、功耗与性能等相关挑战，确保 5G 在第二次浪潮中大获成功？无线行业的未来取决于是否能够综合运用先进技术最大化系统性能，同时最优化成本与功耗以提供极具竞争力的产品。

今年 4 月，赛灵思取得了令人激动的阶段性成果，即宣布实现 Versal™ AI Core 系列和 Versal Prime 系列的全面量产和付运。对于 Versal Prime 系列而言，这意味着 Vm1xxx 的首批量产器件进入供货状态；VM1xxx 器件可支持 PCIe® Gen 4 和 32G GTY 收发器

5月26日 14:00，赛灵思数据中心事业部总经理 Salil Raje 将向您介绍自适应计算技术 – 可组合式数据中心。将为您详细介绍 “可组合式数据中心”，以及 FPGA 是如何解决上述的挑战，从而为业界提供一个加速的，灵活可扩展的自适应方案。

视频将分步说明如何使用 Vivado IP integrator 为 Zynq™ UltraScale+™ RFSoC 配置 RF Data Converter IP 中的 DAC。

AnDAPT电源解决方案加速对包括工业、电机控制、可编程逻辑控制、物联网（IoT）、医疗、网络和数据中心设备在内的一系列工业和计算应用的供电技术开发。这些即用型参考设计提供了简单可靠的解决方案，在满足所有相关复杂性要求的同时，为整个Xilinx Zynq系列的FPGA/SoC供电。

备受同学们关注的年度活动-Xilinx暑期学校全新上线，正式开放报名了！2021年7月中旬我们将线下重聚，除了坚持100小时的实战训练外，我们还将：
引入全球PYNQHACK核心内容
线上线下结合，线下活动压缩为1周
统一安排住宿，更完整的结伴学习体验

近日，科通联手国内领先的软件外包服务提供商Newtouch(新致华桑)，基于赛灵思最大容量 FPGA芯片，成功推出第四代大规模原型验证系统 -- PHINEDesign平台 NE-VU19P-LSI，为最先进ASIC及SoC芯片原型认证和仿真提供了行业最高逻辑密度，从而加速物联网应用进程，推动芯片应用向前发展。

I2C 总线的两根信号线 SCL 和 SDA 需要上拉才能正常工作，当板卡上没有合适的硬件设置或者没有合适的 I2Cslave 设备，我们就无法进行 I2C 软件测试。那么是否可以将两个 PSI2C 控制器通过 EMIO 接口互连起来呢？

Arm 发行的白皮书 "Cache Speculation Side-channels"用于发现 "Spectre" 辅助通道。 白皮书指出，DSB SYS 和 ISB 的组合可防止随后的猜测。但是，对于在 DSB SYS + ISB 之后执行页面转换的单次加载、存储或其他内存操作，可推测在 DSB SYS + ISB 完成之前的初始查找中是否发生了 TLB 错误，并填充新的 TLB 条目。

本视频重点介绍了 Vitis™ 高层次综合工具的主要功能。

对于GP接口（general purpose）通用目的接口，有四个接口（两个从端口，两个主端口）。GP接口直接连接到的是中央互联区（central interconnect），然后由中央互联区再连接到OCM interconnect和存储器接口上。对于GP接口，通常使用他进行控制配置。

MPSoC的DDR控制器的数据通道上集成了 AXI performance monitors (APM)。具体情况，可以参考Xilinx UG1085 (v2.2)中Chapter 15的“Figure 15‐1: PS Interconnect”或者Figure 17-1。

使用 Vivado IP integrator，在 RF Data Converter IP 中为 Zynq™UltraScale +™RFSoC 配置 ADC 的步骤。

很多 FPGA 也是基于 SRAM 架构的，下载程序后运行，而断电后再次上电，需要重新下载程序。由此引出所谓的“固化”，即将程序下载到 EEPROM、Flash 等非易失性器件中，每次上电后从 EEPROM 或者 Flash 中加载对 FPGA 的配置（bitstream），比如 Xilinx FPGA 常用 QSPI Flash、SD 卡等方式。

有时我们需要为官方 IP 或者自己创建的 IP 生成 kernel module，然后在 linux kernel space 里使用 kernel module 来控制这个 IP。如果要使用 IP 中断，我们需要在 kernel module 代码里获取设备中断并建立中断服务程序。

本次演示的重点是 Xilinx 余弦相似度库，主要展示如何构建一款由 Xilinx Alveo U50 加速卡提供支持的推荐引擎。在本次网络研讨会结束后，您将能够设置和使用该加速器库，可将其集成到 Tigergraph 企业图形数据库中，也可使用独立 API 和 Jupyter 笔记本。

每个 RPU 处理器都有 1 个 DBGDRAR 寄存器，其中包含 CoreSight 根 ROM 表的地址。但读取此寄存器时会返回错误的地址 0xfe800003。正确的返回地址应为 0xf0800003。尝试访问包含错误地址的 CoreSight 根 ROM 表将导致 RPU 处理器发生软件异常。