聚焦 FPGA 设计、嵌入式开发与可编程技术

AMD（XILINX）FPGA 乘加运算DSP有哪些坑？7系列FPGA中的乘加器是DSP48E1，是25×18的有符号数乘法器。这里分享几个使用要点：

一套生态打通三大接口，PolarFire FPGA 在改写机器视觉开发逻辑很多机器视觉项目，卡住的地方其实不在“看不清”，而是在“跑不顺”。行业这两年有个很微妙的变化：算法还在卷，但真正拖慢节奏的，越来越不是算法本身，而是系统怎么尽快稳定跑起来。

FPGA状态机设计一些避坑要点FPGA状态机推荐同步复位，复位逻辑与时序时钟同步，时序更容易收敛，避免异步复位带来的时序毛刺和复位异常

从晶圆到代码，全开源！Aegis：首个“从硅开始”的开源FPGA来了如果你以为“开源FPGA”只是开放工具链，那这个项目会彻底刷新你的认知。Aegis，不只是一个开源FPGA架构，而是一个从硅到工具链完全开源的FPGA项目。

YunSDR小课堂-软件定义无线电的应用(第93讲)认知无线电的概念由约瑟夫·米托拉于2000年提出，这是一种强大的通信方法论，网络中的每个无线电都具备感知环境、调整运行行为以及动态学习新情形的能力

直击卫星雷达三大核心痛点！Enclustra FPGA 交钥匙方案重塑星上感知Enclustra 携手 Array Labs 重磅发布卫星平台专用交钥匙雷达传感器。针对星上功耗受限、硬件固化、GPS 拒止定位难、系统集成复杂等行业难题

AMD（XILINX）FPGA 常用输入时钟原语有哪些？Xilinx FPGA的输入时钟原语（Primitives）是连接外部时钟源与内部时钟网络的最底层硬件模块，它们定义了信号的电气特性

用 iWave 的 Agilex™ 5 系统级模块打造抗量子嵌入式系统随着量子计算的进步，它对传统加密方法构成了前所未有的挑战。曾经视为安全的算法，如 RSA 和 ECC，可能很快会变得脆弱，在量子攻击下几秒钟就会被破解。

YunSDR小课堂-正交频分复用(第92讲)接收机的最后一部分是均衡器，负责减弱信道影响并消除接收信号中残留的相位或频率偏移。此技术在OFDM解调之后执行。

FPGA触发器使用经验详解（三）：复位树优化全局复位信号往往需要驱动成千上万个触发器，扇出过大导致信号延迟增加、时序违例。

FPGA触发器使用经验详解（二）多位宽信号跨时钟域时，简单的同步器无法保证所有位同时稳定，可能产生亚稳态或数据错乱。FIFO通过握手或格雷码指针确保数据完整传输。

从Vivado到国产工具链，差距到底在哪？——一个FPGA工程师的真实体感如果你长期在用 Vivado，再切到国产FPGA工具链，大概率会经历一个阶段：不是不会用，而是“哪儿都不顺”。这不是情绪问题，而是工程效率被系统性放大的差异。

边缘重构智慧城市：FPGA SoM 如何破解视频系统 “重而慢”智慧城市这几年有一个挺明显的悖论：摄像头越装越多，平台越做越“智能”，但真正能在现场把问题解决掉的系统，并没有按比例变多。

对标VU9P，国产FPGA这次不再只是“陪跑”一次点亮背后，是九年技术积累的集中爆发。对标VU9P，中科亿海微EQ9PL190T释放出一个明确信号：国产FPGA正在从“陪跑”走向“入局”。

电子书 | AMD 推动汽车行业创新在本电子书中，您将获悉当前推动这一变革的趋势，连同这些趋势在技术和制造方面所带来的挑战

YunSDR小课堂-正交频分复用(第90讲)迄今为止，我们已经研究了几种单载波调制方案，其中输入的二进制位通过载波信号以中心频率fc进行调制。

行业首个！新思科技 PCIe 6.x IP 获官方黄金级系统认证PCI Express（PCIe）作为连接高速组件与系统的主流标准，目前仍在持续演进。PCIe 标准的最新版本之一是 PCIe 6.x，带宽与能效均达到前代产品 PCIe 5.x 的两倍

3DIC EDA之二 | 基于芯粒的存储架构演进存储芯粒从传统2D DRAM瓶颈出发，经3D堆叠提升带宽，演进至近存/存内计算架构，将算力移至数据旁以突破“存储墙”不断突破实现高能效处理。

FPGA触发器使用经验详解（一）在FPGA设计中，触发器（Flip-Flop）是常用的时序元件。合理使用触发器对于FPGA设计的稳定性、资源利用率以及时序收敛有很大帮助。

Versal Gen2连载第五篇--KPL3858 PS 10GbE/1GbE及PL ETH介绍和测试开普勒KPL3858评估板搭载AMD Versal AI Edge Series Gen 2器件（2VE3858），板上共有四个以太网接口，本篇逐一介绍这四个接口的硬件架构和测试方法。