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便携医疗的拐点:FPGA如何撬动超声设备的“无风扇时代”便携医疗这条赛道,表面看是“设备变小了”,但真正的行业痛点一直没有变:在极端功耗约束下,把医院级影像能力带到现场。
边缘AI变了:AMD为何突然强调“小尺寸FPGA”?过去几年,AI芯片行业几乎被“大”定义。更大的GPU、更高的TOPS、更夸张的HBM带宽、更庞大的AI服务器集群,成为整个产业关注的中心。
信驊科技与莱迪思合作推进新一代数据中心控制架构信驊科技推出 AST1840 辅助管理芯片(SMC),并整合莱迪思 FPGA 技术,为服务器平台带来更具灵活性与扩展性的控制能力。
如何使用 .mem 文件初始化 ROM 并从 PS-APU 读取内容本篇博文旨在演示如何使用 .mem 文件来初始化 ROM 并从 PS-APU 读取内容。
FPGA 原型验证中的内存模型应用:基于 DDR5 的 Linux 系统启动与测试针对此类高速存储控制器的验证需求,思尔芯推出了完整的 DFI 适配验证解决方案。该方案集成了物理层功能,符合标准 DFI 接口协议,并支持通过“后门”访问进行深度调试
YunSDR小课堂-Versal Al Engine 开发指南(第99讲)打开Vitis IDE,并选择一个工作区;2.在选择界面,选Create Platform Component,或者在File->New Component->Platform
Vivado Block Design 提示IP升级,如何跳过?在Vivado Block Design里遇到IP核升级提醒时,如果不想升级,完全可以通过设置“锁定”的方式来跳过它。
AMD Versal 自适应 SoC 设计的系统级验证加速渐进式方案AMD Versal 自适应 SoC 为开发者提供了一种异构计算架构,将可编程逻辑( PL )、AI 引擎以及高性能处理系统集成于单一器件之中
YunSDR小课堂-Versal Al Engine 开发指南(第98讲)本教程介绍了使用AI引擎和PL内核的裸机主机应用程序的完整端到端流程。本教程基于2025.1 Vitis统一软件平台。
深度解析智多晶Sealion 2000系列:国产芯片新标杆的硬核实力为一款低成本、低功耗、即时启动且高可靠性的非易失性可编辑逻辑器件,它兼容主流封装,并提供多样化的容量选择,使其广泛适用于通讯、工业、医疗等多个领域。
AI加速器:AI算法运算与应用加速引擎当我们应用AI聊天机器人、AI大模型时,这背后需要足够的算力支撑,本文就来聊聊背后的AI硬件设备的底层逻辑,通过复杂的底层运输展现出强大的应用服务。
YunSDR小课堂-零强制均衡器(第97讲)假设接收机采用以下离散时间模型:其中,wk为白化滤波器的输出信号,fk为白化滤波器的冲激响应,nk为功率谱密度为N0的白化噪声信号。
AMD FPGA文档如何高效查找?无论你是 FPGA 入门学习者,还是资深硬件开发工程师,这套官方资源都是进阶路上不可或缺的工具,建议直接收藏,常备用!
Versal Gen2连载第八篇--开普勒KPL3858 MIPI C-PHY接口的介绍和测试本文介绍了MIPI C-PHY的技术原理及其与D-PHY对比,重点说明了Versal Gen2 X5IO Bank对C-PHY的原生支持机制,包括Octad结构、C-PHY管脚映射规则(BIT0/1/2和BIT4/6/7)以及嵌入式时钟恢复特性。
新左移:以FPGA原型验证为“决策透镜”,加速RISC-V IP精准选型“新左移”理念的核心,是在芯片设计流程中影响最大、成本最低的早期阶段,就最大限度地识别并降低技术风险。通过将FPGA原型验证前置到架构探索与IP选型阶段
GTM 线速率为 106.25 Gb/s 时如何选择激活 DCMAC 偶数通道或奇数通道本文解释了当 DCMAC 线速率为 106.25 Gb/s 时,如何选择偶数活动通道或奇数活动通道。
Agilex® 7 FPGA 面向 AI 与云基础设施实现线性可插拔光模块(LPO)Agilex® 7 FPGA 与 SoC 搭载符合全新 LPO 100G 标准的高速收发器 I/O,同时集成 400G MAC/PCS/FEC 和 PCIe 等硬核 IP,无需在 FPGA 架构软逻辑中开发定制 HDL 代码,可有效提升设计人员开发效率。
YunSDR小课堂-MATLAB与Simulink入门(第96讲)系统对象是MATLAB中类的特化,定义了一组特定的方法,使初始化、运行时操作和资源释放过程更加简便。
原型验证的Debugger:筑牢流片前“最后一道防线”hsDebugger工具支持最多16片FPGA的并行调试,即同步抓取16片FPGA中的数据,且16片波形数据在同一窗口中显示,对用户完全透明,可把16片当成一个整系统对待,简化用户调试流程。