FPGA 开发圈 | FPGA 社区

FPGA市场进入新拐点：Microchip降价背后的逻辑与风向

库存压力、AI边缘崛起、市场重构……30%价格调整折射出FPGA产业的深层变化

2025-05-22 | FPGA, Microchip, PolarFire, 首页推荐

Rightware 与 AMD 携手定义下一代沉浸式智能座舱

该参考设计搭载 AMD 汽车平台，采用 AMD 锐龙嵌入式处理器与 AMD Versal™ 自适应 SoC，提供车规级高性能计算能力

2025-05-21 | Rightware, AMD, 智能座舱

Microchip推出成本优化的高性能PolarFire® Core FPGA 和 SoC产品

PolarFire Core 器件价格降低30%，同时保留了经典 PolarFire系列市场领先的能效、安全性和可靠性

2025-05-21 | Microchip, PolarFire, FPGA

VSCode 为什么运行那么卡?（电脑CPU 经常占用100% ）

VSCode 在使用过程中，可能会经常出现电脑特别卡，如果你观察了任务管理器，就可以发现，CPU已经占用100%了。

2025-05-21 | VSCODE

用最小的 RISC-V 核心挑战 FPGA 极限

CoreScore 是一个开源项目，旨在通过部署尽可能多的 SERV 核心（世界上最小的 RISC-V 处理器）在 FPGA 上，评估 FPGA 的资源承载能力和综合布线工具的效率。

2025-05-21 | RISC-V, FPGA, CoreScore

Vitis HLS 系列 2：Vivado IP 流程 (Vitis Unified)

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

2025-05-20 | Vitis HLS, Vivado, 每日头条, ZCU104

燃动湾区！2025紫光同创Workshop火热启航

5月，一年一度的紫光同创Workshop系列活动正式启航，硬核产品发布、干货技术分享及精彩应用案例展示，燃动湾区，为深圳和广州两地开发者带来了一场FPGA技术交流盛宴！

2025-05-20 | 紫光同创, FPGA

ADI μModule® 稳压器是 FPGA 供电的理想之选

本文将为那些设计 FPGA 电源电路的人介绍在 FPGA 电源设计中需要了解的要求，以及 ADI μ Module® (微型模块) 稳压器作为符合这些要求的电源模块。

2025-05-20 | µModule稳压器, FPGA供电, ADI

YunSDR小课堂-AIE编程指南(第48讲)

AI引擎是一系列超长指令字处理器，具有单指令多数据向量单元，针对计算密集型应用进行了高度优化，特别是数字信号处理、5G无线应用和机器学习等AI技术。

2025-05-20 | YunSDR, AI引擎

开启工业4.0：集成EtherCAT和莱迪思FPGA实现高级自动化

随着工业领域向实现工业4.0的目标不断迈进，市场对具备弹性连接、低功耗、高性能和强大安全性的系统需求与日俱增。

2025-05-19 | 工业4.0, EtherCAT, FPGA, 莱迪思

O-RAN 仿真设计示例 2：使用多个分量载波来进行设计仿真

本篇博文旨在将 O-RAN 仿真系列博客扩展至多个分量载波 (CC) 的用例。其中还涉及到 O-RAN 通道处理 (OCP) 模块中的 CCID 配置。

2025-05-19 | O-RAN, 仿真

打开 FPGA 设计之门：深入了解 Verilog-to-Routing (VTR) 开源项目

在FPGA领域，商业工具长期垄断架构设计与验证的「解释权」。而来自多伦多大学的VTR-Verilog-to-Routing项目，以开源代码掀开了FPGA的「黑盒子」

2025-05-19 | FPGA设计

FPGA 大神 Adam Taylor 使用 ChipScope 调试 AMD Versal 设计

在上篇文章中，我们已经通过测试图案生成器，成功验证了 ALINX VD100 的图像显示链路。这次终于要接入 MIPI 摄像头，进行真正的图像处理了！

2025-05-16 | Adam Taylor, ChipScope, Versal, 首页推荐

瑞苏盈科FPGA赋能Lynx SAI50 MLSoC：边缘人工智能与FPGA性能的完美结合

Lynx SAI50采用50 TOPS机器学习加速器 (MLA)，在69.6mmx45mm的紧凑外形中提供高性能AI处理能力

2025-05-16 | 瑞苏盈科, FPGA, Lynx-SAI50, 人工智能

通过 AMD Vivado™ Design Suite 五步迁移到 Versal™ 架构

AMD Versal自适应 SoC 架构通过异构加速和硬 IP集成提供卓越的系统性能功耗比。但当开发者想从上一代 FPGA 迁移时如何确保最佳结果呢?

2025-05-16 | Vivado, Versal, AMD

这篇博客是在上一篇博客 Vitis HLS 系列 1 的基础上撰写的，但使用的是 Vitis Unified IDE，而不是之前传统版本的 Vitis HLS。

QDMA Subsystem for PCI Express v5.0 产品指南

AMD QDMA Subsystem for PCI Express（ PCIe® ）旨在利用多队列的概念实现高性能 DMA，以搭配 PCI Express® Integrated Block 一起使用

ZU+RFSoC之RFDC IP使用

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

使用 Vitis 进行数据中心加速用户指南

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

智多晶EthMAC IP介绍

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

如何修改DisplayPort EDID

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE PLIO 简介

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

Versal器件Advanced Flow概览

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。