【视频】AI 在汽车中的应用市场现状与前景分析
judy 在 周五, 04/09/2021 - 10:39 提交
本视频介绍使用人工智能的计算和汽车的市场范围。讨论汽车行业的处理器市场从离散标量处理器到大规模异构平台的发展。深入探讨高级辅助驾驶和自动驾驶之间的区别，并作出一个预测。
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【Vivado Design Suite用户指南】：使用Vivado IDE（v2020.2）
judy 在 周五, 04/09/2021 - 10:09 提交
本文介绍 Vivado® 集成设计环境 (IDE)，它提供了直观的图形用户界面 (GUI)，用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序，以及设计平面图以改进结果。
【Vitis指南】：Xilinx Vitis 系列（一）
judy 在 周五, 04/09/2021 - 09:43 提交
今天带来第一篇，介绍Vitis 2019.2软件平台发行说明、安装以及Vitis加速环境简介。
赛灵思UltraScale+助力企业实现从物联到互联的数字化转变
judy 在 周五, 04/09/2021 - 09:15 提交
作为全球唯一基于16纳米技术的成本优化型产品组合，UltraScale+ 器件采用台积电最先进的InFO（Integrated Fan Out，集成扇出）封装技术。借助InFO技术，UltraScale+ 器件能以紧凑的封装提供高计算密度、出色的性能功耗比以及可扩展性，从而应对智能边缘应用的需求。
运用 Language Template 来创建set_input_delay/set_output_delay约束
judy 在 周四, 04/08/2021 - 14:37 提交
时序约束中的 set_input_delay/set_output_delay 约束一直是一个难点，无论是概念、约束值的计算，还是最终的路径分析，每一次都要费一番脑子。Vivado为方便用户创建输入输出接口的约束，整理出了一套非常实用的InputDelay/Output Delay Constraints Language Templates。
【Vivado Design Suite用户指南】：使用Tcl脚本（v2020.2）
judy 在 周四, 04/08/2021 - 10:57 提交
本文详细介绍Vivado工具中Tcl脚本的使用，查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。
Xilinx FPGA AXI4总线（四）——自定义 AXI-Lite 接口的 IP 及源码分析
judy 在 周四, 04/08/2021 - 10:19 提交
在 Vivado 中自定义 AXI4-Lite 接口的 IP，实现一个简单的 LED 控制功能，并将其挂载到 AXI Interconnect 总线互联结构上，通过 ZYNQ 主机控制，后面对 Xilinx 提供的整个 AXI4-Lite 源码进行分析。
【视频】激光雷达技术
judy 在 周四, 04/08/2021 - 09:35 提交
Phantom Intelligence 的 Flash LiDAR 通过其解决范围、可靠性和成本挑战的解决方案，解决了其他传感器无法解决的挑战。包含可编程逻辑和 Arm® 处理器的 Xilinx® Zynq®-7000 SoC 有助于在 Phantom Intelligence LiDAR 中支持复杂的处理，这是系统范围内边缘处理的关键要素
白皮书 | 实现紧凑型工业摄像头的秘诀，就在这里！
judy 在 周三, 04/07/2021 - 14:18 提交
在赛灵思推出的 Zynq UltraScale+ MPSoC白皮书中，详细解读了基于 InFO 封装的全新 Zynq UltraScale+ MPSoC 如何实现紧凑型工业摄像头，并全面展现了其所具备的优秀的性能、功耗比等优势。