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正则表达式在Vivado约束文件（xdc）中的应用（转）

匿名 在 周一, 01/04/2021 - 11:47 提交

我在xdc文件中匹配目标的时候，在可行的情况下更倾向于使用正则表达式。本文就介绍一下我常使用的正则表达式和一些在Vivado中应用的特殊之处，同时也有个别自己尚未解决的问题。

【ZYNQ Ultrascale+ MPSOC FPGA教程】第九章Vivado下按键实验

judy 在 周一, 01/04/2021 - 10:13 提交

按键是FPGA设计当中最常用也是最简单的外设，本章通过按键检测实验，检测开发板的按键功能是否正常，并了解硬件描述语言和FPGA的具体关系，学习Vivado RTL ANALYSIS的使用。

高层次综合技术原理浅析

judy 在 周四, 12/31/2020 - 14:13 提交

说起高层次综合技术（High-level synthesis）的概念，现在有很多初学者简单地把它理解为可以自动把c/c++之类地高级语言直接转换成底层硬件描述语言（RTL）的技术。其实更准确的表述是：由更高抽象度的行为描述生产电路的技术。

机密无需私藏：Xilinx 为何要加入保密计算联盟？

judy 在 周四, 12/31/2020 - 13:54 提交

赛灵思近期宣布加入了保密计算联盟（ CCC ），致力于帮助驱动将保密计算扩展至加速器和 SmartNIC 的工作。在深入挖掘赛灵思为何加入该联盟之前，也许我们应该解释一下什么是保密计算，以及保密计算联盟有哪些成员公司。

国微思尔芯重磅发布Logic Matrix ，改写原型验证大容量高性能新标准

judy 在 周四, 12/31/2020 - 13:42 提交

此次重磅推出的Logic Matrix共有两个系列：LX1和LX2。它们是分别采用的是赛灵思UltraScale VU440 和UltraScale+ VU19P两款FPGA。两个系列在数据表现上均十分出众

【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片内FIFO读写测试实验

judy 在 周四, 12/31/2020 - 09:27 提交

FIFO是FPGA应用当中非常重要的模块，广泛用于数据的缓存，跨时钟域数据处理等。学好FIFO是FPGA的关键，灵活运用好FIFO是一个FPGA工程师必备的技能。本章主要介绍利用XILINX提供的FIFO IP进行读写测试。

1024bit以上大位宽可重构包处理器可编程CRC算法的设计与实现

judy 在 周三, 12/30/2020 - 15:35 提交

循环冗余码校验（CRC）是一种众所周知的错误检测代码，已广泛用于以太网，PCIe和其他传输协议中。现有的基于FPGA的实现解决方案在高性能场景中会遇到资源过度利用的问题。填充零问题和可编程性的引入进一步加剧了这个问题。在本文中，提出了stride-by-5算法，以实现FPGA资源的最佳利用。提出了pipelining go back算法来解决填充零问题。

【ZYNQ Ultrascale+ MPSOC FPGA教程】第七章 FPGA片内ROM测试实验

judy 在 周三, 12/30/2020 - 15:23 提交

FPGA本身是SRAM架构的，断电之后，程序就消失，那么如何利用FPGA实现一个ROM呢，我们可以利用FPGA内部的RAM资源实现ROM，但不是真正意义上的ROM，而是每次上电都会把初始化的值先写入RAM。本实验将为大家介绍如何使用FPGA内部的ROM以及程序对该ROM的数据读操作。

如何读FPGA工程的编译报告？(转载）

匿名 在 周三, 12/30/2020 - 10:39 提交

规模稍微大一点的FPGA工程的警告和critical warning动辄两三千条，虽然其中包含大量的“无威胁”警告和重复警告，但是我觉得至少95%的程序隐患和设计问题都可以从这些报告中找到蛛丝马迹。

【问答】FPGA 配置 – DONE 变为高电平后我应给 CCLK 应用多少个时钟周期？

judy 在 周三, 12/30/2020 - 10:07 提交

DONE 变为高电平后应给 CCLK 应用多少个时钟周期以确保我的 FPGA 器件完全工作。