与 Vivado 设计套件联用的支持性第三方仿真器汇总
judy 在 周一, 11/02/2020 - 14:18 提交
本文列出了能够与 Vivado 设计套件联用的支持性第三方仿真器。
All node
【白皮书】在 FPGA 上部署 5G NR 无线通信
judy 在 周一, 11/02/2020 - 10:39 提交
本白皮书通过一个 5G NR 小区搜索设计来说明该过程，介绍将 MATLAB® 算法和 Simulink® 模型直接转换为适用于 FPGA 的 HDL 的工作流。
Vitis Command Line Flow 和 Vitis Analyzer
judy 在 周一, 11/02/2020 - 10:02 提交
该视频在命令行显示了 Vitis 流程的主要设计步骤。 然后显示了如何使用 Vitis Analyzer 以图形方式分析编译结果。
Xilinx FPGA 芯片选型
joycha 在 周一, 11/02/2020 - 09:43 提交
首先不管选择什么厂家的产品，都建议在其主流产品中选择合适的芯片。目前 Xilinx 主流的也是常用的几个 FPGA 产品系列，这里不谈传说中的后两个系列。
SmartNIC 架构：向加速器转型以及 FPGA 占据主导地位的理由
judy 在 周五, 10/30/2020 - 15:35 提交
在本文中，我们将 SmartNIC 定义为 NIC，它允许在购买后的某个时刻将附加软件加载到 NIC 中，用于添加新功能或支持其他功能。这在很大程度上类似于您所购买的智能手机，然后从该供应商的应用商店安装应用。
SDAccel 和 Vitis 对Rtl 的Kernel的要求
guanxiao_505740 在 周五, 10/30/2020 - 11:11 提交
本节文章参考的代买为xilinx github上vitis 的事例工程，主要是讲解如何写用户自己的rtl kernel
关于FPGA Timing约束问题?
judy 在 周五, 10/30/2020 - 09:33 提交
在查看XILINX的时序文档中，对于InputDelay = Tcko, Tcko为时钟有效延到来时，D触发器从D端到Q端的时间，也可以叫CLOCK TO OUTPUT DELAY，寄存器输出延时。这个参数在一般的ADC手册里面，都找不到该参数，只有建立时间和保持时间。如何找这个Tcko的值?
关于ZCU104开发板VADJ__FMC电压无输出的回答
judy 在 周五, 10/30/2020 - 09:24 提交
最近有不少同学在使用ZCU104开发板时遇到板上电压VADJ__FMC无输出的情况，熊猫君在这里越俎代庖冒充FAE做一下回答：
定点转换不再是 FPGA 或 ASIC 部署的必选项
judy 在 周四, 10/29/2020 - 15:43 提交
在本文中，我们将以部署到 FPGA 的 IIR 滤波器为例，介绍本机浮点工作流。然后，我们将回顾使用定点的挑战，并比较使用单精度浮点或定点时面积和频率之间的取舍。我们还将展示浮点和定点的组合如何减少实际设计中的转换和实现时间，同时提供更高的精度。您将看到浮点如何在具有高动态范围要求的实际设计中显著缩小面积并提高速度
【视频】体验全新 Zynq® RFSoC DFE
judy 在 周四, 10/29/2020 - 09:58 提交
体验全新 Zynq® RFSoC DFE，一类具有突破性意义的自适应无线电平台，面向 5G 无线电大规模部署。全新自适应无线电平台融合了适应不断演进的 5G 标准的灵活性，以及旨在实现高性能、低功耗与高成本效益的硬化无线电数字前端。