Xilinx FPGA的FMC接口
demi 在 周五, 12/13/2019 - 13:38 提交
本文主要介绍Xilinx FPGA的FMC接口。Xilinx FPGA的FMC是FPGA Mezzanine Card的简称。FMC分为处理引擎(载卡)和I/O引擎(FMC模块)两大部分。
All node
Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 2 部分
demi 在 周五, 12/13/2019 - 13:24 提交
有多种类型的时序违例可归类为脉冲宽度违例：最大偏差违例；最小周期违例；最大周期违例；低脉冲宽度违例；高脉冲宽度违例。
开发者手记 | Xilinx 伴我前行的 3 年，及 XDF 2019 见闻
demi 在 周五, 12/13/2019 - 10:44 提交
说起我和赛灵思的故事，可以追溯到3年前的大二。那时，我们精仪学院开设了数字电路设计课程，课程内容是学习数字电路知识，同时用FPGA进行实现。那是我人生中第一次接触FPGA，板子是Basys 3，板载一块小规模的赛灵思 Aritx-7 FPGA。第一次接触FPGA的感受是：怎么会有这么神奇的芯片？它全可配置、灵活性强，比之前用过的ARM芯片灵活多了！
深维科技携手赛灵思，妙解图像处理“达摩克利斯之剑”
demi 在 周五, 12/13/2019 - 09:27 提交
2019年12月3日-4日赛灵思开发者大会（ XDF ）2019亚洲站在北京盛大揭幕。作为全球领先的FPGA异构计算加速方案供应商，北京深维科技隆重亮相此次峰会，向行业观众展示了超强算力的图像处理加速方案，从而为数据中心的解除“达摩克利斯之剑”提供了典型范本。
ZYNQ基础系列（三）VTC+VDMA+Vid_Out核 构建一个简单的显示通路的准备工作
demi 在 周四, 12/12/2019 - 15:46 提交
本文将先介绍三个VIVADO自带的视频输出通路相关的重要IP核，搭建一个比较简单的视频通路，为不久之后的摄像头到显示屏通路打下基础......
FPGA 如何助力智能金融加速？专业大咖在 XDF-亚洲站给出了答案
demi 在 周四, 12/12/2019 - 10:53 提交
2019 年 12 月 3 日 - 4 日，赛灵思 XDF-亚洲站在北京国家会议中心举办，高效能服务器和存储技术国家重点实验室受邀做主题报告，对研究成果向国内外的与会代表进行展示交流。报告针对当前智慧金融异构加速领域的创新，向听众分享了实验室与 Xilinx 联合成立的“智慧金融科技创新国际联合实验室”的研究情况。
汽车市场累计出货超 1.7 亿片！专家 XDF 现场解读赛灵思关键技术和生态
demi 在 周四, 12/12/2019 - 10:15 提交
汽车应用作为赛灵思“加速核心市场发展”战略落地市场之一，本届 XDF-亚洲站的 75 场主题演讲和来自数十个现场生态伙伴展示中都有涉及，作为内行的您一定管中窥豹、看出门道了吧？今天，让我们一起来看看赛灵思专家毛广辉发自 XDF-亚洲站现场的点评吧~
激情洋溢的平台转型之路 – Xilinx数据中心专家解读XDF
demi 在 周四, 12/12/2019 - 09:37 提交
赛灵思大中华区数据中心专家级工程师王晓群：面对异构计算的潮流，赛灵思正毫不犹豫地将骨子里的创新与激情释放出来。这种毫无保留源自于公司对于趋势和技术的精准把握，和对业界开发者的信心。
FPGA时序约束理论篇之建立保持时间
demi 在 周三, 12/11/2019 - 16:45 提交
什么是时序约束？泛泛来说，就是我们告诉软件（Vivado、ISE等）从哪个pin输入信号，输入信号要延迟多长时间，时钟周期是多少，让软件PAR(Place and Route)后的电路能够满足我们的要求。因此如果我们不加时序约束，软件是无法得知我们的时钟周期是多少，PAR后的结果是不会提示时序警告的。
Visual Thinking：两分钟，XDF 主题演讲全记录
demi 在 周三, 12/11/2019 - 11:17 提交
2019 赛灵思开发者大会（ XDF ）亚洲站于北京胜利闭幕。赛灵思总裁兼 CEO Victor Peng 发表了“赛灵思：创新驱动力”为题的主题演讲，分享了公司启动三大战略一年多来所取得的重大成就。