第二届进口博览会最后冲刺！高科技看点先赌为快
demi 在 周三, 10/30/2019 - 09:39 提交
中国国际进口博览会由中华人民共和国商务部、上海市人民政府主办，旨在坚定支持贸易自由化和经济全球化、主动向世界开放市场。作为全球领先的半导体领导企业，业界首推自适应计算架构，FPGA/SoC/ACAP 的发明者，赛灵思公司（Xilinx）依然如约出席这一全球盛会，并一如既往地将最先进的技术带给大家。
All node
VerilogHDL可综合设计的注意事项
demi 在 周二, 10/29/2019 - 17:45 提交
组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。
FPGA基础设计：并行ADC与DAC
demi 在 周二, 10/29/2019 - 16:44 提交
ADC和DAC是FPGA与外部信号的接口，从数据接口类型的角度划分，有低速的串行接口和高速的并行接口。FPGA经常用来采集中高频信号，因此使用并行ADC和DAC居多。本文将介绍如何使用FPGA驱动并行ADC和并行DAC芯片。
【网络压缩五】降维分解
demi 在 周二, 10/29/2019 - 11:03 提交
在上一篇介绍了如何将高维度卷积核拆分成低维度小卷积核，从而降低计算量的方法。本篇介绍的也是采用了降维的思想来加速网络推理，但是数学上采用了不同的方法。而且这篇文章提出的方法可以加速深度网络，其在vgg-16上进行了实验，获得了4倍的加速效果，而在imageNet分类中top-5错误率仅有0.3%升高。
【下载】Vitis 统一软件平台文档：嵌入式软件开发
demi 在 周二, 10/29/2019 - 09:50 提交
Vitis™统一软件平台是一个集成开发环境（IDE），用于开发针对Xilinx®嵌入式处理器的嵌入式软件应用程序。Vitis软件平台可与通过Vivado®Design Suite创建的硬件设计一起使用。
FPGA图像处理（0）概述及设计原则
demi 在 周一, 10/28/2019 - 15:50 提交
本系列文章主要说明基于 Xilinx FPGA 的实时图像处理。虽然 FPGA 开发用的 HDL 语言与 Intel FPGA（前身 Altera）通用，但是比较开发工具软件差异的话，还是 Xilinx 开发效率更高。
为什么range不是迭代器？range到底是什么类型？
demi 在 周一, 10/28/2019 - 15:30 提交
迭代器是 23 种设计模式中最常用的一种（之一），在 Python 中随处可见它的身影，我们经常用到它，但是却不一定意识到它的存在。在关于迭代器的系列文章中，我至少提到了 23 种生成迭代器的方法。有些方法是专门用于生成迭代器的，还有一些方法则是为了解决别的问题而“暗中”使用到迭代器。
【重磅干货】手把手教你动态编辑Xilinx FPGA内LUT内容
demi 在 周一, 10/28/2019 - 14:02 提交
FPGA是实现高性能计算与网络的重要工具，得益于其高度的并行性与用户可编程的特性，FPGA得到了越来越广泛的应用。FPGA由CLB、BRAM、DSP48E1、可编程布线资源、可编程IO资源等部分组成，其中，CLB是实现逻辑功能的基础
Xilinx跻身《财富》 “未来50强”榜单，位列半导体行业之首
demi 在 周一, 10/28/2019 - 10:28 提交
荣登《财富》杂志“未来 50 强”榜单，不仅是对赛灵思持续引领自适应和智能计算发展战略方向的肯定，也是赛灵思从器件公司转型至平台公司取得重大进展的有力证明
FPGA产生基于LFSR的伪随机数
demi 在 周五, 10/25/2019 - 15:09 提交
通过一定的算法对事先选定的随机种子(seed)做一定的运算可以得到一组人工生成的周期序列，在这组序列中以相同的概率选取其中一个数字，该数字称作伪随机数，由于所选数字并不具有完全的随机性，但是从实用的角度而言，其随机程度已足够了。