FPGA中的多时钟设计策略
demi 在 周五, 10/25/2019 - 14:41 提交
设计中最快的时钟将确定 FPGA 必须能处理的时钟速率。最快时钟速率由设计中两个触发器之间一个信号的传输时间 P 来决定，如果 P 大于时钟周期 T，则当信号在一个触发器上改变后，在下一个逻辑级上将不会改变，直到两个时钟周期以后才改变。
All node
视频编码基本概念
demi 在 周五, 10/25/2019 - 11:25 提交
在视频压缩中有损（Lossy ）和无损（Lossless）的概念与静态图像中基本类似。无损压缩也即压缩前和解压缩后的数据完全一致。有损压缩意味着解压缩后的数据与压缩前的数据不一致。
如何提高vivado的编译速度
demi 在 周五, 10/25/2019 - 10:45 提交
当RTL代码修改较少时，使用增量编译功能可以提高工程的编译速度。
【下载】白皮书：利用偏移温度扩展散热解决方案
demi 在 周五, 10/25/2019 - 10:17 提交
一些UltraScale+™和Versal™设备提供了一个漂移温度，可以在有限的时间内将操作上限温度提高10°C。如果使用得当，这个特性可以扩展热解决方案的许多应用。
Python进阶：设计模式之迭代器模式
demi 在 周四, 10/24/2019 - 15:12 提交
在软件开发领域中，人们经常会用到这一个概念——“设计模式”（design pattern），它是一种针对软件设计的共性问题而提出的解决方案。
【网络压缩四】CP分解
demi 在 周四, 10/24/2019 - 13:54 提交
在CNN网络中卷积运算占据了最大的计算量，压缩卷积参数可以获得显著的硬件加速器的性能提升。在即将介绍的这篇论文中，作者就是通过张量的降维来降低卷积计算量的。作者通过CP分解将一个4D张量分解成多个低维度的张量，并且最后通过微调参数来提升网络精度。
深入理解STA（静态时序分析）
demi 在 周四, 10/24/2019 - 11:46 提交
任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本，内容又不那么一致，为了彻底解决这个问题，我研究了一天，终于找到了一种很简单的解读办法，可以看透它的本质，而且不需要再记复杂的公式了。
Zynq UltraScale+ MPSoC – IPI在异构多核中的应用
demi 在 周四, 10/24/2019 - 10:21 提交
本篇将讨论MPSoC中IPI的应用。首先澄清这里的IPI不是小伙伴们熟知的Vivado IPI Design Flow的IPI（IP Integrator），而是Inter-Processor Interrupt，是MPSoC中用来在异构多核系统中以中断的形式实现小批量信息交互的结构单元。
网络压缩三：知识蒸馏
demi 在 周三, 10/23/2019 - 17:22 提交
知识蒸馏的方法是大名鼎鼎的Hinton提出的，这种方法实现了大网络向小网络的知识迁移，使得应用场景可以扩展到移动端。本文我们具体看看知识蒸馏的整个过程。
关于 AXI协议的学习解释说明
demi 在 周三, 10/23/2019 - 13:53 提交
AXI 有5个通道：1、写地址通道信号；2、写数据通道信号；3、写响应通道；4、读地址通道；5、读数据通道。