梅开二度：赛灵思再次荣膺最佳视觉产品奖
judy 在 周四, 05/30/2019 - 13:45 提交
在不久前加州圣克拉拉城举办的 2019 嵌入式视觉峰会上，赛灵思的 AI 平台成功斩获了嵌入式视觉联盟颁发的业界最佳云解决方案之 “2019 年度最佳视觉产品奖”。该奖项旨在 “表彰那些致力于开发和支持下一代计算机视觉产品的行业领先公司的创新之举”。这是赛灵思继去年荣膺此项大奖之后再次捧走该奖杯
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【下载】ZCU102 用户指南 (UG1182)
judy 在 周四, 05/30/2019 - 10:34 提交
ZCU102 评估套件可帮助设计人员快速启动面向汽车、工业、视频以及通信应用的设计。该套件具有基于 Xilinx 16nm FinFET+ 可编程逻辑架构的 Zynq UltraScale+™ MPSoC 器件，拥有四核 ARM® Cortex-A53、双核 Cortex-R5 实时处理器以及 Mali-400 MP2 图像处理单元。ZCU102 支持所有可实现各种应用开发的主要外设及接口。
【视频】Vivado 2019.1 的最新信息
judy 在 周四, 05/30/2019 - 10:01 提交
本视频重点介绍了 Vivado 设计套件 2019.1 版本中的新增功能，包括对操作系统以及器件的支持情况，还有高层次增强功能，以及各种功能改进以加速设计集成、实现和验证的过程。
SDSoC+ DVFS on ZC702
judy 在 周四, 05/30/2019 - 09:25 提交
该项目用2018.2版Vivado, SDSoC, Petalinux搭建，只适用于2018.2版本！
搭建环境：
Windows10: Vivado2018.2, SDSoC2018.2(也可以在Ubuntu16.04完成)
Ubuntu16.04: Petalinux2018.2
PYNQ-Z1/Z2, v2.1 img
Zynq UltraScale+ RFSoC
judy 在 周三, 05/29/2019 - 14:06 提交
Zynq UltraScale+ RFSoC将业界唯一单芯片自适应射频平台扩展至全面支持 6GHz 以下频段，实现全面射频-模拟信号链突破性集成、软决策前向纠错 (FEC)以及适用于单芯片射频的完整的SoC，广泛的器件组合提供不同的直接RF性能，满足各种频谱需求和使用案例。
【下载】DNNDK 用户指南
judy 在 周三, 05/29/2019 - 10:44 提交
DNNDK是深鉴科技面向AI异构计算平台DPU自主研发的原创深度学习开发SDK，涵盖了深度神经网络Inference阶段的模型压缩（包括剪枝和定点化）、编译优化和高效运行时支持等各种功能需求，为DPU平台深度学习应用开发和部署提供高效全栈式解决方案。
ZYNQ开发（四）DMA配置
judy 在 周三, 05/29/2019 - 09:56 提交
DMA外设特点：
DMA引擎拥有一个灵活的指令设置DMA的传输；
拥有8个cache线，每一个cache线宽度是4个字；
拥有8个可以并行的DMA通道线程；
拥有8个中断给中断控制器；
拥有8个DMA触发事件并且可以编码控制；
128个（64bit）的MFIFO，在传输的时候读写端可写入到此FIFO；
支持任意内存到内存的传输；
Xilinx 7系列FPGA时钟篇 (1)——时钟结构简介
judy 在 周三, 05/29/2019 - 09:30 提交
说起xilinx的FPGA时钟结构，7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如图1所示，理解了这张图，咱们就对7系列的FPGA时钟结构了如指掌，下面咱们就聊聊这张图
学会Zynq（8）PL中断示例（SPI）
judy 在 周二, 05/28/2019 - 16:36 提交
双核Zynq中共有20个PL到PS的中断。IRQF[15:0]是16个共享外设中断（SPI），可配选择上升沿触发或高电平触发，中断号为61-68和84-91。另外还有4个私有外设中断（PPI）IRQF2P[19:16]，每个CPU都有一个来自PL的FIQ（快速中断）和IRQ，其中断敏感类型固定。
【视频】Image Matters 面向极端影像应用的高性能平台
judy 在 周二, 05/28/2019 - 13:57 提交
Image Matters 始终致力于为极端影像应用开发创新型高性能平台。ORIGAMI Module B20 是一款永不过时的视频制作解决方案，旨在为高级视频应用提供极端连接及处理功能，可为进行扩展、满足未来接口需求提供高度的灵活性。