Zynq UltraScale+ RFSoC器件介绍
judy 在 周一, 05/22/2023 - 14:43 提交
本文介绍一下Xilinx公司新一代Zynq UltraScale+ RFSoC器件
judy的博客
ZYNQ 串口打印输出——FPGA Vitis篇
judy 在 周一, 05/22/2023 - 10:50 提交
本实验主要介绍使用PS端来完成ZYNQ串口打印输出的功能
AMD MicroBlaze中通过AXI Timer获取时间戳
judy 在 周五, 05/19/2023 - 09:36 提交
通过XTmrCtr_GetValue获取时间戳，是以时钟周期为单位的
利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压案例
judy 在 周四, 05/18/2023 - 11:09 提交
本文介绍利用TI公司TXS0108实现FPGA IO Bank接不同外设IO接口电压转换
将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
judy 在 周三, 05/17/2023 - 09:46 提交
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到
Xilinx 7系列FPGA 高性能（HP）接口与2.5V/3.3V 外设IO接口设计考虑
judy 在 周二, 05/16/2023 - 10:16 提交
Xilinx 7系列FPGA IO Bank分为HP Bank和HR Bank，HP IO接口电压范围为1.2V~1.8V
如何在FPGA中做数学运算
judy 在 周一, 05/15/2023 - 10:51 提交
如何在 FPGA 中进行简单和复杂的数学运算。
FPGA中Bank和Clock Region之前有什么关系？
judy 在 周一, 05/15/2023 - 10:06 提交
FPGA中的Bank和Clock Region有什么关系？这应该是很多FPGA工程师都很困惑或者没有认真相关的一个问题
FPGA中如何设计一个小cache（二）
judy 在 周五, 05/12/2023 - 07:52 提交
本文重点介绍cache在FPGA中的实现方案
寻找开源100G NIC Corundum中的隐藏BUG
judy 在 周三, 05/10/2023 - 14:56 提交
Corundum是一个基于FPGA的开源NIC原型平台，用于高达100Gbps及更高的网络接口开发