judy的博客

面试题：2个异步FIFO的处理

judy 在 周一, 09/18/2023 - 09:24 提交

有一个数据需要从A时钟域同步到B时钟域，数据位宽是512bit的

Vivado如何清理工程，并避免缺失必要的文件？

judy 在 周一, 09/18/2023 - 09:15 提交

本文将介绍如何清理Vivado工程，并避免缺失必要的文件。

Vivado综合参数设置

judy 在 周五, 09/15/2023 - 09:18 提交

本文将要介绍一下Vivado的综合参数设置

Xilinx DDR3学习总结——3、MIG exmaple仿真

judy 在 周四, 09/14/2023 - 09:51 提交

在生成example的时候，vivado就自带仿真激励的

Vivado布线和生成bit参数设置

judy 在 周四, 09/14/2023 - 09:29 提交

本文主要介绍Vivado布线参数设置

让对手仰望的“算力怪兽”来了！AMD 128核心/256线程EPYC 9754处理器独家测试

judy 在 周三, 09/13/2023 - 16:46 提交

AMD 128核心/256线程EPYC 9754处理器独家测试

异步FIFO设计思路，阅读并理解这篇文章，你可称为异步FIFO大拿

judy 在 周三, 09/13/2023 - 09:24 提交

异步FIFO通常用于跨时钟域处理，是逻辑设计常用基础模块

Vivado增量编译：加速FPGA设计实现的利器

judy 在 周二, 09/12/2023 - 10:25 提交

本文将介绍Vivado增量编译的基本概念、优点、使用方法以及注意事项

Xilinx DDR3学习总结——2、MIG exmaple直接上板

judy 在 周二, 09/12/2023 - 09:17 提交

查看MIG IP输出的init_calib_complete信号

异步FIFO设计前传：同步FIFO的设计思路

judy 在 周一, 09/11/2023 - 14:58 提交

FIFO：First in, first out，先进先出；其主要作用是：数据缓存