Vivado HLS学习（二）
judy 在 周三, 08/03/2022 - 16:04 提交
传统的C语言数据类型 以8为边界，即数据宽度为8的整数倍，比如32bit，64bit等，相比之下RTL数据的位宽即比较灵活
judy的博客
FPGA设计基础——数据同步
judy 在 周三, 08/03/2022 - 10:07 提交
数据同步一般是指数据从不同时钟域之间传递的过程，是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变
Vivado设置默认编辑器为Gvim的方法
judy 在 周三, 08/03/2022 - 09:43 提交
在设计代码的时候，大部分人都是习惯于使用外部的编辑器进行设计，而不是使用vivado自带的编辑器
在 Vivado 将程序烧写固化到 flash
judy 在 周二, 08/02/2022 - 10:30 提交
通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件
Vivado HLS学习（一）
judy 在 周一, 08/01/2022 - 15:27 提交
HLS现在应该算是比较成熟了，其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程，相对于VHDL和Verilog更加容易上手
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验
judy 在 周一, 08/01/2022 - 10:50 提交
AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点
Vivado DDR4仿真
judy 在 周一, 08/01/2022 - 09:55 提交
首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design
Xilinx AX7103 MicroBalze学习笔记——MicroBlaze 自定义 IP 核封装实验
judy 在 周五, 07/29/2022 - 10:12 提交
本节介绍基于 MicroBlaze 的自定义 IP 核封装实验，实验任务是通过自定义一个呼吸灯 IP 核，来控制 LED 呈现呼吸灯的效果
FIFO的应用
judy 在 周五, 07/29/2022 - 09:41 提交
这里重点介绍下FIFO和RAM不一样的地方，以及在工程使用中的一些问题。
AHB总线学习（一）
judy 在 周五, 07/29/2022 - 09:24 提交
AHB相比于APB，强大的不是一点半点，其主要是针对高效率、高频宽以及快速系统模块而设计的。也可以通过AHB-APB桥来连接APB总线系统。