【FPGA技巧篇】时钟设计技巧
judy 在 周一, 02/21/2022 - 10:15 提交
时钟信号在很大程度上决定了整个设计的性能和可靠性，尽量避免使用FPGA内部逻辑产生的时钟，因为它很容易导致功能或时序出现问题
judy的博客
FPGA中BEL Site Tile FSR SLR分别指什么?
judy 在 周五, 02/18/2022 - 10:07 提交
BEL是最底层的基本元素，也可以叫atomic unit(原子单位)，BEL是FPGA中最小、不可分割的组件。BEL有两种：Logic BEL和Routing BEL。
Vitis HLS OpenCV库编译
judy 在 周五, 02/18/2022 - 09:52 提交
Vitis HLS OpenCV库编译
Xilinx Vitis 2020.1添加include头文件包含路径的方法
judy 在 周四, 02/17/2022 - 09:56 提交
如图所示， 源文件目录中haha文件夹下有一个hoho.h头文件。本来要包含这个头文件应该写成#include "haha/hoho.h"的，但是如果写成#include
老鸟的姿势学起来，用脚本进行modelsim仿真
judy 在 周四, 02/17/2022 - 09:50 提交
老鸟的姿势学起来，用脚本进行modelsim仿真
Vivado HLS从HDL到模型和C的描述（1）：从运行一个程序开始
judy 在 周三, 02/16/2022 - 11:57 提交
先从运行一个创建一个项目开始吧。
Vivado如何快速找到schematic中的object
judy 在 周一, 02/14/2022 - 09:35 提交
在Vivado中，可能由于某些逻辑输入悬空而导致Implementation的opt_design时会错
从FPGA硬件原理谈谈【建立时间】与【保持时间】
judy 在 周五, 02/11/2022 - 11:08 提交
同步电路系统设计将系统状态的变化与时钟信号同步，并通过这种理想化的方式降低电路设计难度。同步电路设计是FPGA设计的基础。但是伴随着集成电路的微缩化和大规模化，同步式电路的一些问题也显现出来。
Xilinx FPGA中HP HR HD bank分别是什么用途
judy 在 周三, 02/09/2022 - 10:10 提交
在开发FPGA绑定管脚时，经常会看到HP Bank、HR Bank和HD Bank，它们分别是什么意思？分别可以适用于哪些应用个？
一天上手Aurora 8B/10B IP核（二）----时钟、复位与状态指示
judy 在 周五, 01/28/2022 - 14:14 提交
IP是什么？简单来讲，IP就是Xilinx或者第三方开发者把自己的逻辑模块封装成一个黑盒子，然后拿出来给别人用。那什么又是黑盒子？黑盒子就是你看不到里面的东西，你只能看到外面的接口。