Xilinx平台Aurora IP介绍（二）时钟与复位
judy 在 周一, 12/27/2021 - 14:49 提交
对于我们使用Xilinx或其他的成熟IP而言，IP相当于一个黑匣子，内部实现的逻辑功能我们知道，但是控制不了，只能默认OK；一般而言，成熟IP都是经过反复验证和使用，确实没有什么问题。所以，IP能不能用，首先要做的就是确保时钟和复位。
judy的博客
FPGA调试中常用TCL语法简介
judy 在 周一, 12/27/2021 - 10:23 提交
使用Jtag Master调试FPGA程序时用到tcl语言，通过编写tcl脚本，可以实现对FPGA的读写，为调试FPGA程序带来极大的便利，下面对FPGA调试过程中常用的tcl语法进行介绍，并通过tcl读FIFO的例子，说明tcl在实际工程中的应用。
Xilinx平台Aurora IP介绍（一）Aurora基础知识
judy 在 周五, 12/24/2021 - 14:50 提交
Aurora 广泛用于需要背板、电路板间和芯片间连接的应用。细分市场包括有线通信、存储、服务器、测试测量、工业、消费和医疗等。此外，Aurora 也可用作嵌入式处理器应用中的调试端口。
Xilinx FPGA平台DDR3设计保姆式教程（6）DDR高级篇
judy 在 周三, 12/22/2021 - 09:36 提交
为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。
Xilinx FPGA平台DDR3设计保姆式教程（5）——DDR3仿真篇
judy 在 周二, 12/21/2021 - 10:08 提交
了解ddr的仿真模型建立
Petalinux 加速axi-dma内核驱动缓冲区读过程
judy 在 周一, 12/20/2021 - 11:29 提交
Petalinux 加速axi-dma内核驱动缓冲区读过程
一个工程师有关FPGA项目的感言
judy 在 周一, 12/20/2021 - 09:34 提交
一个工程师有关FPGA项目的9个感言
关于机器学习模型的可解释性算法
judy 在 周一, 12/20/2021 - 09:23 提交
本文介绍目前常见的几种可以提高机器学习模型的可解释性的技术，包括它们的相对优点和缺点。
Xilinx FPGA平台DDR3设计保姆式教程（4）——DDR3读写测试
judy 在 周四, 12/16/2021 - 09:31 提交
实验任务：将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。
Xilinx FPGA平台DDR3设计保姆式教程（3）——MIG IP核使用教程及DDR读写时序
judy 在 周一, 12/13/2021 - 17:17 提交
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！