judy的博客

Xilinx FPGA收发器参考时钟设计应用

judy 在 周五, 08/05/2022 - 08:28 提交

本文基于可编程晶振SI570，就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例，供大家参考

FPGA设计中丢包逻辑的2种常用方法

judy 在 周四, 08/04/2022 - 10:31 提交

在最近的工作中，又遇到了丢包逻辑的设计。突然想到在FPGA设计中，这是一个非常常见的功能，所以做一个简单的总结。

Petalinux实现qt程序输出

judy 在 周四, 08/04/2022 - 09:28 提交

本教程涉及到linux版本下安装vivado(vitis)、qt和petalinux的安装。

Vivado HLS学习（二）

judy 在 周三, 08/03/2022 - 16:04 提交

传统的C语言数据类型 以8为边界，即数据宽度为8的整数倍，比如32bit，64bit等，相比之下RTL数据的位宽即比较灵活

FPGA设计基础——数据同步

judy 在 周三, 08/03/2022 - 10:07 提交

数据同步一般是指数据从不同时钟域之间传递的过程，是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变

Vivado设置默认编辑器为Gvim的方法

judy 在 周三, 08/03/2022 - 09:43 提交

在设计代码的时候，大部分人都是习惯于使用外部的编辑器进行设计，而不是使用vivado自带的编辑器

在 Vivado 将程序烧写固化到 flash

judy 在 周二, 08/02/2022 - 10:30 提交

通常对FPGA下载程序时，会采用JTAG口下载，完成好HDL设计，并且验证无误后，对设计文件进行综合，布局布线以及生成比特流文件

Vivado HLS学习（一）

judy 在 周一, 08/01/2022 - 15:27 提交

HLS现在应该算是比较成熟了，其最大的吸引力就是可以采用纯C/C++或者System C来对FPGA进行编程，相对于VHDL和Verilog更加容易上手

Xilinx AX7103 MicroBalze学习笔记——MicroBlaze AXI4 接口之 DDR 读写实验

judy 在 周一, 08/01/2022 - 10:50 提交

AXI 协议是一种高性能、高带宽、低延迟的片内总线，具有如下特点

Vivado DDR4仿真

judy 在 周一, 08/01/2022 - 09:55 提交

首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design