judy的博客

Xilinx FPGA器件内部有专用的硬件资源，支持大量设计时钟的使用。通常板子上有一个外部组件（如有源晶振）产生时钟信号，通过输入端口进入器件内部。外部时钟可以通过MMCM、PLL、BUFR等特殊原语生成其它时钟，也可以由LUT、寄存器等常规单元进行转换（通常称作门控时钟）。本文将讲述如何根据应用情况定义时钟

在ZYNQ SOC 入门基础（二）MIO 实验中讲解了MIO的使用，本节就来讲一下EMIO的使用。在实上一章中对ZYNQ的GPIO做了简单的介绍，ZYNQ的GPIO有(multiuse I/O)MIO和(extendable multiuse I/O) EMIO。

背景：我们需要仿照ZynqNet的模式构造卷积的IPcore用于FPGA的优化。
目的：搞懂zynqNet的cache的实现。

很多时候需要PS与PL共享DDR作为global memory，例如卷积之中，PS将weight in与feature写入DDR，然后PL调用DDR进行运算，再将结果写入DDR进行下一次迭代。

利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束，给出一些缺少的时序约束的建议。时序约束向导的前11页按照3个目录给出不同种类的时序约束，下表给出一个大致介绍

ZYNQ7000 系列芯片有54个MIO（multiuse I/O），它们分配在ＧPIO的Bank0和NBank1 隶属于PS的部分，这些IO与PS直接相连。不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。所以对MIO的操作可以看是对纯PS的操作

目的：直接运用IPcore调用DDR

设计约束就是定义编译过程中必须满足的需求，只有这样才能保证在板子上工作时功能正确。但不是全部约束在所有过程中都会使用，比如物理约束只用在布局和布线过程中。Vivado工具的综合和实现算法时时序驱动型的，因此必须创建合适的时序约束。我们必须根据应用需求选择合理的约束，过度约束或约束不足都会造成问题

ZYNQ是一款SOC芯片，其最突出的功能就是其内部包含了一个双核的Cortex_A9内核。从本节开始，进行ZYNQ的SOC学习。

在FPGA系统中有两个基本准则非常重要，分别为：数字表示法和代数运算的实现。本博文主要介绍数字表示。