Vivado自带仿真器：真的不好用吗？
judy 在 周三, 09/27/2023 - 09:17 提交
本文将详细介绍Vivado自带仿真器的主要特性
judy的博客
Vivado HDL编写示例
judy 在 周一, 09/25/2023 - 15:04 提交
Vivado 软件提供了HDL编写中常用的示例
存储器的读改写（read_modify_write）操作
judy 在 周一, 09/25/2023 - 09:26 提交
存储器是FPGA设计中的常用单元，对存储器的操作，最基础的就是读写操作
Vivado：ROM和RAM的verilog代码实现
judy 在 周五, 09/22/2023 - 14:31 提交
本文介绍了如何使用Verilog HDL实现ROM和RAM
Xilinx DDR3学习总结——4、添加读写功能
judy 在 周二, 09/19/2023 - 10:33 提交
前面modelsim已经仿真成功了DDR3的初始化
面试题：2个异步FIFO的处理
judy 在 周一, 09/18/2023 - 09:24 提交
有一个数据需要从A时钟域同步到B时钟域，数据位宽是512bit的
Vivado如何清理工程，并避免缺失必要的文件？
judy 在 周一, 09/18/2023 - 09:15 提交
本文将介绍如何清理Vivado工程，并避免缺失必要的文件。
Vivado综合参数设置
judy 在 周五, 09/15/2023 - 09:18 提交
本文将要介绍一下Vivado的综合参数设置
Xilinx DDR3学习总结——3、MIG exmaple仿真
judy 在 周四, 09/14/2023 - 09:51 提交
在生成example的时候，vivado就自带仿真激励的
Vivado布线和生成bit参数设置
judy 在 周四, 09/14/2023 - 09:29 提交
本文主要介绍Vivado布线参数设置