带你快速入门AXI4总线--AXI4-Full篇（1）----AXI4-Full总线
judy 在 周一, 02/20/2023 - 09:54 提交
AXI 表示 Advanced eXtensible Interface（高级可扩展接口），它是由 Arm 定义的接口协议
judy的博客
一文了解UART 通信协议
judy 在 周五, 02/17/2023 - 10:41 提交
UART即通用异步收发器，是一种通用的串行、异步通信总线
RFSoC应用笔记 - RF数据转换器（18）：API使用指南之DAC状态指示函数
judy 在 周五, 02/17/2023 - 09:35 提交
本文主要介绍关于RF数据转换器的DAC状态指示函数的相关使用方法
带你快速入门AXI4总线--AXI4-Lite篇（3）----XILINX AXI4-Lite接口IP源码仿真分析
judy 在 周四, 02/16/2023 - 14:43 提交
在本文我们将生成AXI4-Lite_Master接口的IP来对其解析
从FPGA说起的深度学习（三）
judy 在 周三, 02/15/2023 - 10:12 提交
在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现
RFSoC应用笔记 - RF数据转换器（17）：API使用指南之ADC状态指示函数
judy 在 周二, 02/14/2023 - 15:17 提交
本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。
（更新）FPGA的工作电流能有多大？
judy 在 周二, 02/14/2023 - 09:43 提交
众所周知，中高端FPGA的电源中有两大耗电大户
带你快速入门AXI4总线--AXI4-Stream篇（3）：详解XILINX IP AXI4 STREAM DATA FIFO
judy 在 周一, 02/13/2023 - 15:59 提交
AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列
[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
judy 在 周一, 02/13/2023 - 09:56 提交
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
FPGA设计中如何防止信号被优化
judy 在 周一, 02/13/2023 - 09:36 提交
在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化