SoC中IP化设计的考虑因素总结
judy 在 周一, 06/06/2022 - 09:35 提交
本文就针对IP设计中注意事项、有用策略及FPGA原型设计等进行简要说明。
judy的博客
Xilinx FPGA时钟及I/O接口规划（二）
judy 在 周四, 06/02/2022 - 10:17 提交
Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。
HLS for循环优化
judy 在 周二, 05/31/2022 - 09:58 提交
本文通过例子中来解释for循环中的基本概念
JTAG-to-AXI Master 调试 AXI BRAM 控制器
judy 在 周四, 05/26/2022 - 10:15 提交
本文以JTAG to AXI Master调试AXI BRAM 控制器举例说明 JTAG 到 AXI Master 的使用方法。
如何读取FPGA芯片的序列号ID？
judy 在 周一, 05/23/2022 - 14:54 提交
如何获取Xilinx FPGA的Device DNA呢，下面我从JTAG和调用源语两个方法说明，并开放核心代码供大家参考。
Xilinx FPGA时钟及I/O接口规划（一）
judy 在 周四, 05/19/2022 - 14:49 提交
本文主要介绍时钟及I/O规划的各个阶段及流程要点。
课时4：Vitis HLS中数据类型定义——Vitis HLS教程
judy 在 周二, 05/17/2022 - 15:24 提交
采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。
Artix-7 and Spartan-7 FPGAs DDR2/DDR3 PCB设计指导
judy 在 周二, 05/17/2022 - 10:34 提交
本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。
课时3：Vitis HLS设计流程（实例演示）——Vitis HLS教程
judy 在 周五, 05/13/2022 - 15:30 提交
本文我们通过一个具体的实例，演示HLS设计流程。
课时2：Vitis HLS设计流程介绍——Vitis HLS教程
judy 在 周三, 05/11/2022 - 17:40 提交
传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证