judy的博客

Xilinx 7系列FPGA架构之SelectIO结构（一）

judy 在 周四, 07/07/2022 - 10:16 提交

本节我们介绍以下知识点：SelectIO资源概述及结构，SelectIO管脚通用设计指导。

TCL脚本跑Vivado实现

judy 在 周三, 07/06/2022 - 17:17 提交

在有些情况下，开发人员只有综合后的DCP文件和对应的约束XDC及各个IP，并没有综合之前的code，这种情况下vivado可以通过tcl脚本跑完实现并得到bit。

FPGA ISP Xilinx MIPI

judy 在 周三, 07/06/2022 - 10:47 提交

本人比较喜欢Xilinx家的东西，这里就讲一讲Xilinx家的MIPI方案。这里以普通7系列作为讨论的对象

从底层结构开始学习FPGA----RAM IP的定制与测试

judy 在 周三, 07/06/2022 - 09:55 提交

本文将对RAM IP核的各个关键因素做详细的讲解。

开源ISP-xkISP

judy 在 周二, 07/05/2022 - 17:12 提交

xkISP 是基于 Xilinx HLS 的开源图像信号处理器 (ISP)。xkISP由复旦大学VIP实验室和阿里巴巴DAMO CTL实验室联合开发

别乱用 FULL_CASE 和 PARALLEL_CASE

judy 在 周二, 07/05/2022 - 10:58 提交

case语句可以说是我们在FPGA开发中使用频率非常高的一条语句。同时，Verilog还提供了语句 casex 和 casez供我们使用。

Xilinx时钟组件的原语

judy 在 周二, 07/05/2022 - 10:00 提交

xilinx提供了丰富的原语，可以将之看成FPGA开发可以使用的库函数，原语在FPGA中具有与之对应的硬件逻辑单元，但也注意，不同的FPGA的原语可能会有所不同

从底层结构开始学习FPGA----RAM IP核及其关键参数介绍

judy 在 周一, 07/04/2022 - 10:17 提交

我们今天要学习的正是由BRAM资源构成的RAM IP核----Block Memory Generator。

关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题

judy 在 周五, 07/01/2022 - 11:15 提交

我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答

TCL脚本控制VIVADO-VIO调试核

judy 在 周五, 07/01/2022 - 09:36 提交

在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦