Xilinx FPGA资源解析与使用系列——Transceiver（五）复位理解RXlane
judy 在 周四, 11/10/2022 - 09:19 提交
同TX链路一样，RX的复位模式也是包含两种操作，这部分设置都一样
judy的博客
基于Vitis-AI的yolov5目标检测模型在ZCU102开发板上的部署过程分享
judy 在 周三, 11/09/2022 - 17:13 提交
本篇博客记录移植yolov5模型的整个过程
软复位的设计思路
judy 在 周五, 11/04/2022 - 11:05 提交
在前面的文章中介绍过复位设计，本文说下软复位设计的一些事情。那何为软复位？
Xilinx FPGA资源解析与使用系列——Transceiver（三）复位理解TXlane
judy 在 周四, 11/03/2022 - 09:22 提交
本文将结合ip example工程来理解transceiver的复位，通过学习记录，力求将其复位过程理解通透
FPGA中逻辑资源和门的对应关系
judy 在 周二, 11/01/2022 - 10:42 提交
在平时工作中，经常会听到哪个FPGA或者某个芯片包含了几百万门，每次听到这种数字，很多FPGA工程师都会一愣一愣的
FPGA职业生涯五个层次简述
judy 在 周二, 11/01/2022 - 09:42 提交
FPGA职业生涯可以怎么划分？是很多刚入门的FPGA新手们很陌生的一个话题。
Xilinx FPGA资源解析与使用系列——Transceiver（二）环回模式
judy 在 周一, 10/31/2022 - 09:29 提交
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式
Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析
judy 在 周五, 10/28/2022 - 10:02 提交
从IP核的时钟配置来学习transceiver的参考时钟架构细节
FPGA处理浮点数
judy 在 周四, 10/27/2022 - 16:56 提交
通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
vivado使用——如何用脚本添加文件
judy 在 周三, 10/26/2022 - 09:17 提交
在使用vivado的过程中，如何添加设计文件？