FPGA项目开发之同步信号和亚稳态
judy 在 周三, 10/19/2022 - 10:08 提交
让我们从触发器开始，所有触发器都有一个围绕活动时钟沿的建立（setup time）和保持窗口（hold time）
judy的博客
Xilinx selectIO 资源的使用——input方向
judy 在 周三, 10/19/2022 - 09:32 提交
将管脚输入的第一个触发器使用ILOGIC来实现有助于每次编译过程中时序的确定性。
Xilinx 7系列SelectIO结构之IO标准和端接匹配（二）
judy 在 周二, 10/18/2022 - 17:37 提交
本文继续介绍Xilinx 7系列FPGA SelcetIO电平标准及相关端接匹配电路。
Verilog中$finish、$stop的使用与区别
judy 在 周二, 10/18/2022 - 10:08 提交
系统任务$finish的作用是退出仿真器，结束仿真过程
字符串匹配算法——shift_and的FPGA实现
judy 在 周二, 10/18/2022 - 09:05 提交
ZYNQ-7000 and ZYNQ Ultrascale+ MPSoC片内ADC应用笔记
judy 在 周一, 10/17/2022 - 16:23 提交
应用笔记简要描述Xilinx Zynq 系列器件XADC的相关资源及若干种应用
DDR3 控制器设计——（1）MIG IP 核的详解与配置
judy 在 周一, 10/17/2022 - 16:11 提交
学会如何根据手册配置 MIG IP 核中的参数。
时序分析基本概念（二）——保持时间
judy 在 周一, 10/17/2022 - 15:02 提交
保持时间是对触发器而言，以能够稳定准确的锁存或者触发为目的
Vivado non-project模式示例
judy 在 周一, 10/17/2022 - 09:04 提交
vivado有project模式和non-project模式，project模式就是我们常用的方式
Xilinx UG994 Addressing for Block Designs
judy 在 周五, 10/14/2022 - 15:22 提交
这篇文章讲了地址映射的实现方法以及需注意事项。