Xilinx FPGA资源解析与使用系列——Transceiver（七）关键时钟梳理之TXUSRCLK、TXUSRCLK2、RXUSRCLK、RXUSRCLK2
judy 在 周三, 11/16/2022 - 09:11 提交
前面我们理解了TXOUTCLK和RXOUTCLK的源头
judy的博客
BRAM和DRAM的区别
judy 在 周二, 11/15/2022 - 16:12 提交
Xilinx的FPGA开发板可以直接调用RAM，其中包括了BRAM和DRAM。
资深工程师分享FPGA设计的10点小知识
judy 在 周二, 11/15/2022 - 09:39 提交
在本文中，您将了解最常见问题的来源及其解决方案，以及如何将这些思想应用到您的设计中
Xilinx FPGA资源解析与使用系列——Transceiver（六）关键时钟梳理之TXOUTCLK和RXOUTCLK
judy 在 周一, 11/14/2022 - 15:50 提交
本文缕缕时钟到底是哪来的，以及要起什么作用
双fifo流水线实现3x1024数组数据按列相加
judy 在 周一, 11/14/2022 - 15:28 提交
双fifo流水线实现3x1024数组数据按列相加
AXI4-Stream视频IP介绍及系统设计指南（一）
judy 在 周一, 11/14/2022 - 10:13 提交
本文主要介绍使用AXI4S（AXI4-Stream）接口的视频IP细节。
Zynq开发中的文件系统
judy 在 周一, 11/14/2022 - 09:29 提交
在Petalinux配置工程时，会遇到如下类型文件系统。常用的有INITRAMFS、INITRD和EXT4
如何加快Vivado的编译速度
judy 在 周五, 11/11/2022 - 14:25 提交
在Windows下Vivado默认使用的是2线程，编译较慢。可改为32线程使Vivado可使用更多计算机资源，以加快编译速度
异步 FIFO 设计
judy 在 周五, 11/11/2022 - 09:50 提交
本文讨论了一种 FIFO 设计风格以及在进行异步 FIFO 设计时必须考虑的重要细节
一个软复位引发的问题
judy 在 周五, 11/11/2022 - 09:27 提交
这里介绍一个曾经遇到的案例:软复位处理不当导致寄存器通路挂死的问题