使用TCL脚本修改KV260启动方式
judy 在 周五, 10/14/2022 - 09:59 提交
本文介绍一种通过tcl命令修改下载模式的方法，省去使用烙铁的麻烦。
judy的博客
linux vivado安装时卡在最后一步解决方案
judy 在 周五, 10/14/2022 - 09:35 提交
在ubuntu上安装vivado2021.1时，一直卡在最后一步：generating installed device list
FPGA开发技巧备忘录——Vivado 自动日期版本号
judy 在 周四, 10/13/2022 - 17:15 提交
我们在编译FPGA工程的时候一般需要对版本号的更新，一般来说都会有一个日期或者时间的版本标识
如何阅览vivado工程的时序分析报告——建立时间
judy 在 周三, 10/12/2022 - 09:48 提交
本篇文章我们将通过vivado工程实例来向大家介绍如何读懂时序分析报告。
基于 ZYNQ 的激光雷达三维建模
judy 在 周一, 10/10/2022 - 14:28 提交
近年来，机器学习，无人驾驶等领域是十分热门的研究话题。在这些领域中，电脑对环境的感知十分重要。
时序分析基本概念（一）——建立时间
judy 在 周日, 10/09/2022 - 10:01 提交
以上升沿锁存为例，建立时间（Tsu）是指在时钟翻转之前输入的数据D必须保持稳定的时间。
Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（二）
judy 在 周四, 09/29/2022 - 16:54 提交
本文我们重点介绍一下内容：7系列FPGA DCI使用规则，DCI在HSTL和SSTL I/O标准中的使用举例
JESD204接口调试总结——JESD204B调试界面
judy 在 周四, 09/29/2022 - 09:36 提交
多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。
FPGA知识查漏补缺——为什么setup summary和hold suammay的data path延时不一致
judy 在 周三, 09/28/2022 - 09:48 提交
这两天，我第一次到xilinx的官方论坛去问问题，因为这几天有一个问题困扰着我，以前怎么注意的地方
JESD204接口调试总结——一次建链不稳定问题的解决
judy 在 周二, 09/27/2022 - 16:48 提交
JESD链路的复位遵循先复位发端，在复位收端的原则。在我们之前操作中，首先复位了FPGA的JESD核