数字信号处理（一）：Xilinx Vivado DDS IP核设计实例
judy 在 周五, 08/19/2022 - 09:48 提交
本文我们通过例化Xilinx公司的DDS IP核来产生混频器本振输入频率，并给出Modelsim仿真测试结果。
judy的博客
Xilinx：K7 DDR3 IP核配置教程
judy 在 周四, 08/18/2022 - 10:36 提交
MIG IP控制器是Xilinx为用户提供的一个用于DDR控制的IP核，方便用户在即使不了解DDR的控制
FPGA开发技巧备忘录——modelsim独立仿真vivado平台工程
judy 在 周四, 08/18/2022 - 10:00 提交
如果只是纯的.v文件仿真那很容易操作，主要是涉及到IP核，那么就必须要对vivado的IP核的库文件进行编译
FPGA设计中DFX的应用
judy 在 周三, 08/17/2022 - 19:51 提交
在FPGA的设计中的DFX主要是包括可测试性设计和可维护性设计这2大点。最终的目的是快速定位板上问题和后期维护阶段日常巡检诊断。
一文看懂异步 FIFO 架构（三) 双时钟的异步 FIFO
judy 在 周三, 08/17/2022 - 10:35 提交
该系列的第二部分描述了一种可能的双时钟设计的架构。在第三部分中，我们将探索另一种选择双时钟 FIFO 架构
RAM IP核简介及实验
judy 在 周二, 08/16/2022 - 10:26 提交
一片RAM中分为许多小格，每一片容量为36k，根据设定的位宽决定了这片RAM可以存放分为几格
史上最全的SpinalHDL运行VCS+Vivado教程
judy 在 周二, 08/16/2022 - 10:05 提交
本篇文章来源于微信群中的网友，分享下在SpinalHDL里如何丝滑的运行VCS跑Vivado相关仿真。
Serdes系列总结——Xilinx ibert IP使用
judy 在 周一, 08/15/2022 - 15:16 提交
IBERT ip的设置非常简单，只要设置好serdes管脚对应的信息即可，生成的example直接是可以生成bit
资源和时序优化之一
judy 在 周一, 08/15/2022 - 09:59 提交
对于搞FPGA的人来说，资源和时序的优化，应该是一个永恒的话题
一文看懂异步 FIFO 架构（二) 读写时钟独立的异步 FIFO
judy 在 周一, 08/15/2022 - 09:43 提交
在本系列的前一部分中，我们看到了如何使用以下方法设计同步 FIFO一个双端口、非寄存输出 RAM。