文章来源：FPGA入门到精通
在算力需求爆炸式增长的今天，GPU与CPU常占据头条，但 FPGA（现场可编程门阵列） 凭借其独特的硬件并行能力，正悄然重塑高性能计算的边界。
一、硬件并行的物理本质：电路即并行
FPGA的并行性源于数字电路的天然属性——所有门电路可同时响应输入变化。
案例：16位加法器
在Verilog中写 S = P + Q，看似一行代码，实则对应硬件中16个全加器并行工作。每个比特位的计算独立且同步：当输入引脚电平就绪，输出结果瞬时生成（Asynchronous），无需时钟驱动。对比CPU指令流：
CPU执行 C = A + B 需经历“取指→译码→执行→写回”的流水线（至少4个时钟周期），而FPGA的 S = P + Q 和 C = A + B 可在同一时钟周期内并行完成，甚至后续计算 D = S + C 也能同步进行。
核心原理：FPGA的逻辑门通过物理连线直连，信号传播仅受电路延迟限制，而非指令调度。
二、架构革命：FPGA如何突破冯·诺依曼瓶颈？
CPU受限于冯·诺依曼架构，其串行瓶颈主要来自两点：
指令依赖：顺序执行导致任务阻塞（如分支判断需逐级比较）。
共享内存竞争：多任务需仲裁总线访问权，增加延迟。
FPGA的破局设计：
无指令、无共享内存：
每个逻辑单元（如CLB）功能在烧录时已固化，输入/输出通过预布线直连，无需指令译码与内存仲裁。可配置逻辑块（CLB）的并行引擎：
CLB由查找表（LUT）、触发器、多路复用器构成，可独立配置为组合逻辑（如与/或门）或时序逻辑（如移位寄存器）。多个CLB通过可编程互连并行协作，形成数据流驱动的计算管道。
示例：实现 if-else 时，FPGA将其映射为多路选择器（MUX），所有分支路径同时计算，仅通过控制信号选择输出。
三、性能碾压案例：FFT算法的硬件加速
快速傅里叶变换（FFT）是信号处理的核心算法，其蝶形运算的并行性完美契合FPGA架构：
CPU实现瓶颈：
需逐级计算旋转因子，循环依赖导致高延迟（复杂度O(N log N)）。
FPGA并行优化：
流水线蝶形单元：每级蝶形运算独立为硬件模块，数据流按拍传递，实现全流水并行。
分布式存储：Block RAM存储旋转因子，避免内存访问冲突。
实测优势：在2048点FFT中，FPGA较CPU加速10-100倍，功耗降低50%。
四、FPGA的现代定位：从“万能芯片”到国产替代核心
行业需求：
5G基站：FPGA处理多通道波束成形，满足纳秒级延迟。
医疗影像：CT/MR的实时高清重建依赖FFT硬件加速。
国产化突破：
国际封锁下，国产FPGA正攻坚28nm工艺，中科院已实现宇航级抗辐照FPGA，支撑导弹制导与卫星通信。
结语：并行即未来
FPGA的硬件并行非技术选择，而是电路物理规律的必然体现。在AI推理、高频交易等场景中，FPGA以“直连电路”突破指令与内存墙，成为低延迟计算的终极答案。正如知乎用户所言：“CPU是流水线上的工人，FPGA是千手观音”。
思考题：若将FPGA配置为软核CPU（如NIOS II），其并行性会消失吗？欢迎评论区探讨！