【视频】优化阵列，实现高性能

judy 在周二, 06/15/2021 - 10:45 提交

本视频说明了如何消除由 C 设计中的阵列引起的瓶颈。

精彩推荐

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。

Example design simulation是同一个器件的GTM仿真。如果需要做两个芯片GTM对接的仿真，可以用两个GTM wizard，生成example

开启无限可能的世界：Vitis HLS 前端现已全面开源	【视频】Vitis 命令行流程和 Vitis Analyzer	【视频】使用 Vitis 加速库进行开发
【视频】Vitis 为您的应用注入新的活力	开发者分享 \| AXI 基础第 7 讲 - 使用 AXI4-Lite 将 Vitis HLS 创建的 IP 连接到 PS	【视频】DPU 通过命令行集成 Vitis Flow

最新文章