通过 Vitis 实现高级 RTL 内核集成

judy 在周二, 08/17/2021 - 09:33 提交

最新文章

精彩推荐

RFDC这个IP，是RFSoC系列中ADC、DAC的核心。这个IP和PL的资源有互联通道，和ARM相对是独立的。

本指南的目标是介绍关键概念，并提供一条途径以供您使用基于 FPGA 的 AMD Alveo 加速器卡、 AMD Vitis 编译器和统一集成设计环境来开始应用加速。

EthMAC是西安智多晶微电子有限公司在2024年基于IEEE802.3-2008 协议clause 3章节开发的通信IP。

在最新的DisplayPort 1.4 RX Subsystem IP GUI界面, 有使能Video EDID的选项, 如下：

AIE graph通过PLIO与PL(programable logic)连接, 以交换数据, PLIO既可以通过DMA S2MM或者MM2S连接到AI Engine的buffer

本文介绍了 Versal 的Advanced Flow，这是 Vivado 2024.2 版本提供的一套新的布局布线功能。

本文将详细介绍PolarFire®片上系统（SoC）Discovery工具包的技术细节及其优点。

Example design simulation是同一个器件的GTM仿真。如果需要做两个芯片GTM对接的仿真，可以用两个GTM wizard，生成example

Vitis™ 工具入门级视频教程Ⅱ	如何使用 Git 在 Vitis IDE 中进行版本控制	Vitis 视频分析 SDK (VVAS) 快速入门视频
【视频】Vitis 为您的应用注入新的活力	【视频】Vitis™ 统一软件平台简介 (中文字幕）	Vitis Command Line Flow 和 Vitis Analyzer