如何在Vivado 综合为 Verilog "include" 文件定义正确的路径

如何在Vivado 综合为 Verilog "include" 文件定义正确的路径。

解决方法：

可使用以下方法定义包含文件的位置：

项目 (GUI) 模式：

选择工具 > 设置 > 常规 > Verilog 选项 > Verilog 包含文件搜索路径

非项目模式：

这可通过将 -include_dirs 选项传递至 synth_design Tcl 命令按照命令行选项输入。

“-include_dirs /home/project_1/include_directory/”— 整个路径。

“-include_dirs ../../includes” — 在 .runs 目录中，综合文件夹（synth_1 和 synth_2 等任何一个适用于运行的）名称的相关路径。