作者：Ian Beavers，ADI应用工程师
许多通讯系统、量测仪器和讯号撷取系统，需要同时透过多个模拟数字转换器(ADC)对模拟输入讯号进行采样。由于这些输入讯号各自有不同的延迟，所以必须对输入的采样资料做同步处理。为满足低电压数字讯号(LVDS)和并行输出ADC的需要，延迟不一致的问题，对系统设计人员而言是一个难题。
最新的JEDEC接口标准JESD204B提供一个方法，透过一个或多个差分讯号发送高速串行数据，例如发送ADC的输出。JESD204B规范本身具有实现通道间粗调对齐(Alignment)的功能。数据分割为帧并持续发送至接收器。透过使用系统参考事件讯号(SYSREF)，JESD204B Subclass 1接口支持多个串行信道链路或多个ADC的数据对齐至SYSREF，以便同步发射器和接收器的内部帧频率。这使得采用JESD204B链路的设备具有延迟性。 但是，为了让采样同步达到彻底的时序收敛(Timing Closure)，仍然有许多挑战等待系统设计人员解决，如PCB布局考虑、频率匹配和产生SYSREF以满足时序、SYSREF的周期性以及数字FIFO延迟的要求。
设备频率和SYSREF讯号产生方式
设计师必须决定设备频率和SYSREF讯号如何产生，以及如何在系统中分配。理想状态下，设备频率和SYSREF应具有相同的摆幅和位准偏移，以防止在组件接脚端导入既有的延迟。
SYSREF既可作为系统启动时候所需的单次触发，也可作为任意时刻需要同步时即可发生的重复讯号。需要将频率和SYSREF讯号的最大偏斜纳入考虑范围，并仔细布局PCB，以满足整个电路板、连接器、背板和多种组件对于建立和保持时间的要求。最后，应将JESD204B发射器/接收器内部的数字FIFO，以及讯号跨频率域传输所造成的既有延迟计算在内，并在后台数据处理中消除。
系统频率可由晶振、VCO和频率发生，或频率分配芯片产生。虽然特定的系统性能将决定对频率的需求，但必须使用多个同步ADC来产生/输入频率源同步的SYSREF讯号，使得频率源的选择成为重要的考虑因素，因为要能够透过已知频率边缘在特定的时间点上锁存这一系统参考事件。若SYSREF讯号和频率未锁相，则无法达到这样的效果。
可使用FPGA为系统提供SYSREF事件。然而，除非FPGA也同步发送到ADC的主频率，否则FPGA发出的SYSREF讯号很难对齐主频率相位。另一种方法是由频率发生或频率分配芯片提供SYSREF讯号，可透过发送至整个系统的讯号相位，同步至多个频率。采用此方法，则SYSREF时间根据系统需要，既可以是启动时的一次性事件，也可以是重复讯号。
只要确定性延迟在整个系统的ADC和FPGA内保持恒定，则可能不需要额外的SYSREF脉冲，除非为了协助产生特定的系统数据。因此，用于频率对齐的周期性SYSREF脉冲可忽略或过滤掉，直到同步丢失。可只标示SYSREF发生过，但不重置JESD204B链路。
满足SYSREF时序要求
为了初始化ADC通道确定的起始点，系统工程师必须满足分布在系统中的SYSREF的时序要求，这表示必须支持和频率相关的建立和保持时间。只要能够满足到达第一个所需频率的建立时间要求，使用跨越多个频率周期、相对较长的SYSREF脉冲，可用于满足保持时间的需要。此外，必须格外注意PCB的布局，保证系统中频率和SYSREF布线长度匹配，使偏斜较小，这可能是获得通道间同步采样处理结果中最困难的部分。随着ADC编码时钟速率的增加以及多电路板系统越发复杂，这个过程还将变得更困难。
图1 AD9250、AD9525和FPGA示意图
系统工程师必须确定知道电路板组件之间，以及连接器上SYSREF至频率的偏斜。任何残余的组件间，数字和频率偏斜延迟都必须在FPGA或ASIC内有效归零。后续处理可能改变ADC的采样顺序并进行任何必要的重新调整，以便为数据的进一步同步处理作准备。
在后台FPGA或ASIC中，可透过延迟最快的数据采样和发射器延迟，使其与最慢的数据采样对齐，以完成组件间采样偏斜的校正。对于复杂的系统，这可能需要用到多个FPGA或ASIC，每个组件都需要了解其组件间总采样延迟，以便用于最终的对齐。透过在JESD204B接收器中，采用合适的缓冲器延迟来因应每个特定的发射器延迟，组件间的采样偏斜便可在整个系统中与已知确定值对齐。
有厂商如ADI，推出一款250MSPS、14位、双信道的ADC，其可在Subclass 1的建置中支持JESD204B接口。该子类支持采用SYSREF事件讯号的ADC采样同步。此外，该公司亦推出低抖动频率产生器，不仅提供7个达3.1GHz的频率输出，还可根据用户配置同步SYSREF输出讯号。这两款产品与ADI的可选扇出缓冲器产品组合使用，可同步与对齐多个发送至FPGA或ASIC处理的ADC数据。
