7. 射频数据转换器：模拟到数字
7.7 设计工具支持
通过包含RF Data Converter IP核，可以将优化的RF- adc添加到任何RFSoC Vivado IP Integrator项目中，如图7.31所示。该ip充当RF-ADC和RF-DAC的可配置包装器，可以对每个模块进行定制。每个RF-ADC和RF-DAC都可以单独开启和配置。GUI上可用的引脚将更新以匹配已启用的RF-ADC和RF-DAC。此外，定制选项取决于所选择的RFSoC设备。对于IP核，RFDC块按照它们的原理图库分配来命名。为了编程方便，通过软件驱动程序文档，它们也被称为tile 0到tile 4。由于Vivado使用这两种术语，图7.32将Tile的板卡分配名称和软件驱动程序名称相关联。
7.7.1 RF-ADC tile配置
在IP Integrator中配置RF-ADC时，有许多选项可用于将整个模块配置为整体，以及启用和配置单个RF-ADC。注意：下面的大多数配置选项可以通过IP Integrator初始设置，然后由数据转换器应用程序编程接口(API)动态重新配置，可以使用C语言，也可以使用RFDC PYNQ Python Driver。在IP Integrator设计中，首先启用并正确连接任何所需的tile是很重要的。
1. RF-ADC 片配置选项
第一组选项位于片配置页面的顶部，其中包含片内每个RF-ADC共用的参数。这些选项可以在图7.33中看到。
这里有三个选项需要注意：多片同步——同步分组RF-ADC片的时钟；链路耦合——确定RF-ADC片是交流还是直流耦合；转换器频带模式——确定RF-ADC片是否在单波段或多波段模式下运行。
2. 单个RF-ADC 配置选项
第二组选项可针对tile内的每个RF-ADC块单独配置。这些选项进一步分为四类：通用选项，数据设置，混频器设置和模拟设置。这些选项的RF数据转换器GUI如图7.34所示。
总体设置如下：ADC使能——每个ADC可独立使能；反向Q通道输出——只有当I/Q输出数据被选择和精细混频器被启用时才可配置；抖动——增加少量的噪声信号，以提高频谱纯度，除非样本低于RF-ADC最大采样率的0.75倍，否则应启用；旁路后台校准(Gen 1和Gen 2) ——如果启用，则在IP核中实现后台校准逻辑，仅在实景模式下可用；启用TDD实时端口(Gen 3) ——将tdd_mode端口添加到IP中，通过关闭RF-ADC的部分电源来节省功耗；启用ADC观测通道端口(第三代)——将tdd_obs端口添加到IP中，提供特定RF-ADC块的观察端口。
数据设置如下：数字输出数据——将RF-ADC的数据配置为实数或复数；抽取模式——设置RF-ADC内DDC的抽取值；每个AXI4-Stream Word的样本。
混频器设置如下：混合器类型——旁路，粗或细；混频器模式-R2R，R2C或C2C；粗混频器频率；细混频器频率；细混频器相位。
模拟设置：奈奎斯特区域——选择偶数或奇数奈奎斯特区域操作；校准模式——模式1最适用于奈奎斯特区边界10%以内的信号，模式2对于超出此范围的信号是最佳的。第三代引入了“自动”模式，适用于所有输入频率。
7.7.2 RF-ADC时钟配置
RF Data Converter GUI中的系统时钟选项卡允许单独配置每个片的时钟设置。启用的tile是可配置的，未启用的tile显示为灰色。图9.34显示了这个时钟选项卡，适用于ZCU208 RFSoC板的配置。
可用的设置可以总结为：采样率；最大采样率；PLL 使能——选中复选框以启用tile的PLL，如果禁用则将绕过该锁相环，如果启用则tile根据提供的参考时钟生成自己的时钟；
参考时钟-设置tile的输入时钟，必须是采样率的整数倍；锁相环参考时钟——不能被设计师改变，显示锁相环中的参考时钟频率，只有当PLL被启用时才会给出；Ref Clock Divider；
结构时钟-显示驱动数据转换器所需的最小时钟；时钟输出-可选tile的输出时钟，可用于驱动AXI流(AXIS)时钟；时钟源(第3代)——配置哪个tile时钟将驱动每个tile，时钟只能分布在相邻的tile之间；分配时钟(第3代)——配置所选tile是否会分配其时钟。选项是off(无分布)，输入参考时钟(转发tile参考时钟)和输出PLL时钟(由on tile PLL生成的采样时钟)，对于第1代和第2代设备，时钟分配选项不可用。
文章来源：威视锐科技
