9. 射频数据转换器：数字到模拟
9.3 RFSoC上的RF-DAC
RF-DAC的数量、配置、结构和功能在不同的RFSoC设备和年代之间有所不同。图9.10突出显示了选定设备的RF-DAC在配置上的差异。
RF-DAC和RF-ADC之间的一个明显区别是，RF-DAC的分辨率在所有设备上都是14位，而RF-ADC的分辨率则是12位和14位混合配置。RF-DAC的最大采样率也明显高于RF-ADC。
9.3.1 RF-DAC tile 架构
RFSoC结构为tile和block的层次结构，每个单独的RF-DAC和RF-ADC包含在一个block中，一个，两个或四个block组成一个tile，具体取决于器件。可用tile的数量也根据设备的不同而不同。
所有第1代和第2代RFSoC器件都包括Quad RF-DAC tile，第3代器件可以由Dual tile、Quad tile或Dual tile和Quad tile的混合组成。例如，Gen 1 ZCU28DR器件有两个四路DAC模块，总共有8个RF-DAC可用;而第三代ZCU46DR有两个Quad tile和两个Dual tile，总共有12个RF-DAC。
Quad tile既可以配置为四个独立的实信号输出，也可以配置为一对复I/Q信号输出。Dual tile是类似的，因为它们可以配置为实或复输出，但是单个输出的数量减半。
9.3.2 RF-DAC tile 组成
RF-DAC tile中的每个block在到达实际的数模转换器之前都包含一个组件通道，包括变速模块FIFO，插值模块，复混频器，QMC模块，粗延迟和数字滤波。
1. 第一二代tile
第1代和第2代RFSoC器件中的RF-DAC模块配置为每个tile具有4个RF-DAC和1个锁相环。每个RF-DAC具有14位分辨率和高度可配置的16位数字信号处理通道。与RF-DAC一样，外部参考时钟驱动锁相环，如果愿意，可以选择绕过锁相环，以允许直接采样时钟馈送到tile上的每个block。为了适应不同的模拟前端设计，RF-DAC模块的输出功率也是可配置的。在Gen 1和Gen 2设备的情况下，有两种模式可用:20 mA和32 mA。
Quad tile将四个RF-DAC块组织成两对。每一对可以单独配置为两个独立的实输出，或作为一对单独的同相(I)和正交(Q)通道。在tile内使用的RF-DAC取决于操作模式。例如，如果将tile配置为输出单独的I和Q通道，则偶数dac用于I，奇数dac用于Q。
图9.11展示了第一代和第二代 Quad tile的结构。每个RF-DAC模块可以简化为包含多个信号处理组件的单个线性管道，如图9.12所示。
RF-DAC块管道允许在设计时和运行时具有高度的可重构性。块的输入首先通过变速箱FIFO，它可以在PL和RF-DAC的不同数据速率之间进行转换，并分离连接的I和Q通道。
然后，I和Q路径通过单独的插值模块，实现高达8倍的速率变化。然后使用复混频器将分离的I/Q路径调制到更高的频率载波。插补链和复杂混频器一起组成数字上转换器(DUC)，如果不需要插补和/或调制，可以绕过它。若DUC被启用且信号为复信号，QMC块能够校正沿着信号路径的I和Q通道之间的增益或相位偏移。此外，存在于信道之间的时序偏移可以通过粗延迟块进行补偿。在数模转换之前的最后阶段是反sinc滤波器。与前面的阶段不同，反sinc滤波器不需要启用DUC。
2. 第三代tile
第3代RFSoC器件上的RF-DAC tile配置为具有一个，两个或四个RF-DAC和一个锁相环。Quad tile的工作方式与第一代和第二代相同，主要区别在于RF-DAC block。与第三代RF-DAC一样，RF-DAC tile也允许相邻tile之间的时钟分布。
Dual tile的每个tile包含两个RF-DAC输出，如图9.13所示。然而，每个Dual RF-DAC tile仍然包含四个DUCs和相关的管道组件。与Quad tile一样，Dual tile也可以配置为输出单独的I和Q通道。
Single RF-DAC tile与Dual tile有相同的结构，但只提供一个RF-DAC输出而不是两个。因此，Single RF-DAC tile不能配置为单独的I和Q输出。第三代设备的RF-DAC模块流水线如图9.14所示。
RF-DAC模块的第一个变化是将可变输出功率(VOP)添加到RF-DAC本身。此功能允许更精细地控制RF-DAC输出功率，具有增强的10位分辨率，提供1024个不同的电平，并且兼容第一代和第二代设备上可用的20/32 mA模式。VOP可以通过IP接口端口从PL控制，也可以通过软件API从PS控制。
并且更新了可编程插值模块，可以启用13种不同的插值因子：1x(旁路)，2x, 3x, 4x, 5x, 6x, 8x, 10x, 12x, 16x, 20x, 24x和40x。增加更高的速率变化，通常，更多的速率变化选项，大大减少了对PL上任何补充插值的需求，为额外的DSP逻辑腾出了FPGA空间。
此外，添加了IMage Rejection (IMR)过滤器。IMR滤波器可以配置为低通或高通，这有助于分别抑制第二和第一奈奎斯特区域中的图像。IMR滤波器只能与DUC结合使用，并向管道引入额外的2倍插值，这意味着，如果启用IMR，最大插值率增加到80倍。最后，在第三代设备中，反sinc滤波器已经更新，包括混合模式的校正以及正常模式。
9.4 RF-DAC处理阶段:可编程插值器
如图9.15左侧所示，数据通过FIFO后，第一个处理阶段增加采样率，使其更接近用于传输的DAC采样率。在RFSoC上，插值阶段是DUC的一部分，它可以在实或I/Q(复)模式下工作，具体取决于RF-DAC配置。第一代和第二代设备具有与第三代设备不同的插补链结构，如下所述。
9.4.1 第一二代插补链
第一代和第二代器件上的插值是通过上采样器和低通FIR滤波器的三个级联级来实现的，每个级联级执行2x的速率变化，分别表示为FIR2、FIR1和FIR0。每个滤波级都可以绕过，每个级的输出都可以路由到最终输出，如图9.5所示。
虽然插值量是由用户可编程的，但用于每个FIR滤波器阶段的系数是固定的。三个FIR滤波器级的频率响应如图9.16所示。
与RF-ADC采样一样，第一个FIR滤波器级具有最锐利的截止，由于感兴趣的信号与要衰减的频谱图像位置之间的差距越来越大，随后的滤波器具有逐渐更宽松的响应。三个插值阶段中的每一个都可以被绕过，或者与其他级联使用，从而产生四种不同的插补选项:1x(旁路)，2x, 4x和8x。
9.4.2 第三代插值链
与第1代和第2代设备相比，第3代设备中的插值器提供了显著增加的速率变化选项。插值链由四个级联的阶段，与前几代相同，每个阶段可以选择性地绕过。图9.17为第三代插补链框图。
使用这些滤波器阶段的组合，第3代插值链可以实现前面概述的一组插值比率，即:1、2、3、4、5、6、8、10、12、16、20、24和40。图9.18中提供了几个例子，说明这些过滤器如何级联在一起以产生每个可能的插值因子。
插值链的第一阶段包括三个多路上采样器和低通FIR滤波器，分别表示为FIR1a、FIR1b和FIR1c;分别允许2x, 3x或5x插值。一次只能使用该组中的一个过滤器。由于这些滤波器共同代表了链的第一阶段，与随后的阶段相比，它们都有陡峭的过渡带。第一级每个滤波器的频率响应如图9.19所示。
所述插补链的第二、第三和第四级均具有2x插补因子，并且每一级均可单独绕过。与上一代设备中的插值链一样，每个后续滤波器具有更宽松的响应，FIR3和FIR4都具有相同的响应。第2、3、4级的频率响应如图9.20所示。
文章来源：威视锐科技
