为低功耗 FPGA、处理器和 ASIC 实施启用 LVDS 链路

数十年来，低电压差分信号 (LVDS) 一直是首选差分信号标准。自 LVDS 问世以来，每当电子系统设计人员需要实现高数据速率、低功耗和噪声容限数据和控制链路时，他们都会考虑使用 LVDS。随着系统设计人员利用新型处理器、FPGA 和 ASSP 技术，实现低功耗和高效 LVDS 链路比以往更加重要。新的处理器技术正在以更小的 CMOS工艺几何形状开发，这些几何形状的工作核心电压要低得多，因此支持传统 LVDS 接收器 I/O（高达 3.3V）的更高 I/O（输入/输出）电压电平会带来设计挑战。与新型低功耗处理器技术配合使用时，PECL 和 CML 等其他差分I/O 标准也面临着类似的连接挑战。对于大多数应用来说，增加大型处理器或 FPGA 的总体功率耗散来支持少量数据输入没有意义。