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在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应

本文描述了用于 Zynq® UltraScale+™ MPSoC 的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码单元 (VCU) 内核。以60帧/秒的速度压缩/解压分辨率高达3840×2160 px的同步视频流。

硬件加速可以在较低的比特率下，以相同的比特率实现更快的编码和更好的质量。与仅用软件编码相比，成本和延迟更低。基于FPGA的硬件的NGCodec HEVC编码器为您提供了这些优势。

基于UltraScale架构的FPGA的封装和引脚规格不同。包括7系列FPGA在内的前几代产品。这些细节在此概述。

本文介绍Zynq UltraScale+ 器件封装和管脚说明

Moffett AI FPGA 加速视觉搜索引擎和服务已准备就绪，可加快监视、智能零售、内容搜索、社交媒体和自动驾驶等众多行业和应用的视觉搜索推断速度，与基于 GPU 的解决方案相比，计算复杂性降低、网络规模缩小，大幅提升效率，成本降低达 15 倍。

Xilinx® Spartan®-7系列提供了一系列低成本、高效率的FPGA。这些器件是专门为满足成本敏感型市场的特殊需求而设计的。

Vivado设计套件用户指南：编程和调试

本用户指南介绍了UltraScale架构的PCB设计和引脚规划资源。

由于网络配置的复杂性，大多数安全和网络监视设备都会收到大量重复数据包。部署在 Alveo 加速卡上的 Accolade FPGA IP 将在所有重复的数据包到达主机应用程序之前快速有效地消除它们。利用此功能，可以回收大量浪费的 CPU 周期并将其用于更高价值的处理。

本白皮书介绍了如何运用基于赛灵思技术的先进成像方法实现更优异的成像画质、速度和准确性。平面波和合成孔径成像是本白皮书主要介绍的两种方法，它们为心壁运动、血流和心脏外科手术等难以管理的特定诊断和外科手术带来可观的帧率和准确性提升。

Deep-AI 的软件解决方案在 Xilinx Alveo PCIe 卡上运行，从而消除了对 GPU 的需求，并且与 GPU 相比，其性能功耗比或性价比提高了 10 倍。

本白皮书通过一个 5G NR 小区搜索设计来说明该过程，介绍将 MATLAB® 算法和 Simulink® 模型直接转换为适用于 FPGA 的 HDL 的工作流。

CLLM 4.0 是在 Xilinx Alveo 板上运行的硬件加速低延迟消息传递解决方案。

本文介绍如何将低功率域 (LPD) 作为一个通道和 PL 中的一个三模冗余 MicroBlaze 来创建和实现单片通用 2 通道系统。

在单个器件中集成安全/非安全功能成为可能。Xilinx提供当今一流的工具和技术，使IEC/ISO安全认证成为可能。

本指南描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。

Zynq UltraScale+ 的隔离设计流程主要介绍如何使用支持 Xilinx Vivado 设计套件的 Xilinx IDF 实现安全关键型设计。

从 Vivado 2018.3 开始，Vivado 隔离验证器 (VIV) 将与 Vivado 版本集成，支持 UltraScale+ 器件（包括 Zynq UltraScale+）。本文档主要介绍如何在 FPGA/PL 设计中使用新的 Vivado 隔离验证器 (VIV) 来验证隔离。

Integrated Block for PCIe® 核是高可靠性、高带宽、高可扩展性的串行互连构建块，适合与 UltraScale+™ 器件配合使用。该核可对 UltraScale+ 器件中提供的集成块进行例化。